산·학·연 공동기술개발사업

최 종 연 구 보 고 서

(1 차 년 도)





전자통신실험세트개발

(A Development of Electronic Communication

Experimental Set)




연구수행기관 : 옥천전문대학




정 보 통 신 부


제 출 문

정보통신부장관 귀하

본 보고서를 산·학·연 공동기술개발사업

"전자통신실험세트개발"의 1차년도 최종연구보고서로 제출합니다.

1999년 11월 20

연구수행기관 : 옥천전문대학

연구개발책임자 : 진 경 수

참여 연구원 : 김 영 효

김 한 선

황 정 규


요 약 문

1. 제 목

산·학·연 공동기술개발사업 "전자통신실험세트개발" 과제

2. 연구개발의 목적 및 중요성

가. 연구개발의 목적

현재 전자 산업의 핵심 분야로 각광을 받고 있는 이동 통신 및 위성 통신이 일상생활에서 전반적으로 널리 이용되고 있다. 이에 따른 기술 인력도 많이 요구되고 있다. 이러한 산업적 요구에 따라 각 교육기관에서도 통신 분야에 근무할 기술을 양성하는데 주력하고 있다.

통신 분야의 교육 방식은 이론과 병행하여 실험·실습을 위주로 이루어져야 한다. 그러나, 통신 실험·실습을 위한 교육장비가 미흡한 실정에 있다. 국내에서 개발된 전자통신실험세트가 없으며, 통신 교육 장비의 대다수가 외국 제품으로 고가이기 때문에 교육기관의 장비 확보가 어려운 상황에 있다. 이러한 상황에서 국산 통신 실험 세트의 개발이 절실히 요구되고 있으며, 추후 수출할 수 있는 교육장비의 개발이 부각되고 있다. 따라서, 본 연구는 저렴한 가격, 고성능의 "전자통신실험세트"를 개발하여 통신실험·실습 교육에 기여함은 국내 수요 및 해외 수출을 도모함에 그 목적이 있다.

나. 연구개발의 중요성

(1) 기술적 측면

(가) 다중화 통신 시스템의 기초적인 회로 설계 기술 확보.

(나) 주파수 및 시분할 다중화 통신의 기초 설계 기술 정립.

(다) PLL, 주파수 합성기 및 모뎀 설계의 기초 설계 기술 정립.

(라) 기업체에서 개발이 곤란한 통신 실험 교재 개발.

(2) 경제·산업적 측면

(가) 수천 만원대를 넘는 외국산 실험 장비를 수백 만원대의 국산화 실험 장비로 대체하여 외화 유출을 방지함.

(나) 고성능의 전자통신실험세트개발로 수출이 가능하며 외화 유입에 지대한 영향을 초래함.

(다) 국내 기업이 생산함으로써 국내 산업 인력 고용 촉진함.

(3) 경제·산업적 측면

(가) 각 교육기관에서 효율적인 통신 실험·실습을 기할 수 있어 우수한 기술 인력 양성.

(나) 구체적인 통신 기술 교육으로 국제 경쟁력 강화.

3. 연구개발의 내용 및 범위

본 연구에서 개발된 "전자통신실험세트"는 Power Module, Phase Locked Loop Unit, Digital Synthesizer Unit, Modem Unit, PAM Multiplexer Unit, PAM Demultiplexer Unit, PCM Multiplexer Unit, PCM Demultiplexer Unit, FDM Multiplexer Unit, FDM Demultiplexer Unit의 10개 모듈로 구성되어 있다.

PLL Unit은 VCO(Voltage-Controlled Oscillator), Phase Comparator, Low-Pass Filter 등으로 구성되며, Digital Synthesizer Unit는 PLL의 원리와 Prescaler의 설계 기술을 사용한다. PAM과 PCM 방식이 TDM 시스템에 적용되고, DSB-SC 통신 방식이 FDM 시스템에 적용된다. 그리고 Modem Unit에서는 FSK 통신 방식을 채택하고 있다.

품 명

규 격

Phase

Locked

Loop Unit

·VCO Frequency Range ······· 1[MHz]∼1.2[MHz]

·PLL Output Frequency ······· 800[kHz]∼1.3[MHz]

·Output Level ············3[Vp-p] Approx.

·Reference Frequency ········ 1[kHz](with 1[MHz] X-tal)

·Variable Oscillator ········· 500[Hz]∼1.5[kHz]

·DC Output ·············0∼+15[V]

Digital

Synthesizer

Unit

·VCO Frequency Range ······· 1[Hz]∼320[kHz]

·Synthesizer Output Frequency···· 1[kHz]∼255[MHz]

·Output Level············ 15[Vp-p] Approx.

·Programmable Division······· 8-Stage Binary Counter

·Phase Detection Circuit········Logic Comparator

·reference Frequency········· 1[kHz]

·Variable Frequency Generator···· 300[Hz]∼3[kHz]

·Frequency Counter··········10[Hz]∼10[kHz]

MODEM

Unit

·Keying Mode············ FSK

·Transmission Frequency······· Space : 1.2[kHz]

Mark : 2.4[kHz]

·Operating Speed···········0∼300 bits

·Operating Mode··········· Synchronous

·Data(Input/Output)··········8 bits

PAM

Multiplexer

Unit

·Multiplexing Mode ········· TDM

·Transmission Channels······· 4-Channels

·Input Frequency···········350/700/1400/2800[Hz]

·Amplitude Range·········· 2.5∼12.5[Vp-p]

·Timing Generator(Speed)······ Fast/Slow Selectable

·Variable Frequency Generator···· 300[Hz]∼3[kHz]

(Sine/square)

PAM

Demultiplexer

Unit

·Demultiplexing Mode········ TDM

·Receiving Channels········· 4-Channels

·Output Frequency Range······ 350∼2800[Hz]

·Sample Synchronous Level····· 12.5[Vp-p]

·Frame Synchronous Level······ 2.5[Vp-p]

·Noise Generator Output······· DC 7[V]+AC 0∼5[Vp-p]

PCM

Multiplexer

Unit

·Multiplexing Mode··········TDM

·Transmission Channels········4-Channels

·Input Frequency···········350/700/1400/2800[Hz]

·Input Dynamic Range········ 43∼-55[dBm]

·A/D Converter············8 bits × 4 ch

·Clock Generator··········· Fast : 320[kHz]

Slow : 8[Hz]

·Sampling Speed··········· 800/[sec]

PCM

Demultiplexer

Unit

·Multiplexing Mode··········TDM

·Capacity of Channels········ 4-Channels

·Output Frequency Range·······350∼2800[Hz]

·D/A Converter··········· 8 bits

·Synchronizing Clock·········Fast/Slow Selectable

FDM

Transmitter

Unit

·Multiplexing Channel·········2-Voice Channels

·Input················ 0.3∼4[kHz], 1[Vp-p]Max.

·Sub Carrier············· Ch-1 : 15[kHz]

Ch-2 : 20[kHz]

·Pilot Frequency··········· 56[kHz]

·Test Tone Generator·········500/1000/2000[Hz]

·Transmission Bandwidth·······about 11∼56[kHz]

·Output Level············ 5[Vp-p]

FDM

Receiver

Unit

·Capacity of Channels·········2-Voice Channels

·Base Bandwidth···········about 80[kHz]

·Band Pass Filter···········Ch-1 : 11∼15[kHz]

Ch-2 : 16∼20[kHz]

·Voice Output············ 0.3∼3[kHz], 1[Vp-p] Max.

·Noise Generator Output······· 10[Vp-p] Max.

Power

Module

·Input Power·············AC220[V] 50/60[Hz]

·Output Voltage··········· DC 5[V]/0.5[A]

DC±15[V]/0.5[A]

·Speaker···············0.6[W]

·Output Connector·········· 3ea (for 3 Modules)

·Dimensions············· 250(W)×65(H)×166(D)mm

·Weight··············· 1.4[kg]


4. 연구개발 결과 및 활용에 대한 건의

가. 연구개발 결과

연구개발은 추진 계획 일정에 따라 차질 없이 수행되었고, 추진 결과 및 실적은 다음과 같다.

(1) Phase Locked Loop Unit

(2) Digital Synthesizer Unit

(3) MODEM Unit

(4) PAM Multiplexer Unit

(5) PAM Demultiplexer Unit

(6) PCM Multiplexer Unit

(7) PCM Demultiplexer Unit

(8) FDM Transmitter Unit

(9) FDM Receiver Unit

(10) Power Module

나. 활용에 대한 건의

(1) 외국산 통신실험세트를 국산화 통신실험세트로 대체.

(2) 고성능의 전자통신실험장비로 수출이 가능.

(3) 각 교육기관의 통신실험 교육에서 적극적인 활용.

5. 기대 효과

본 연구개발을 통하여 다중화 통신 방식의 송·수신 시스템의 기초적인 회로 설계 기술과 PLL, 주파수 합성기 및 모뎀 설계의 기초 기술 확립하는 기술적인 효과를 얻을 수 있다.

그리고 수천 만원 대를 넘는 외국산 실험 장비를 수백 만원대의 가격으로 국산화 실험 장비로 대체 가능하고, 또한, 고성능의 전자통신실험세트로 수출이 가능하게 되는 경제적인 효과를 초래할 수 있다.

각 기술교육기관에서 본 실험장비를 활용함으로써 효율적인 통신실험 교육이 가능하게 되어 우수한 기술 인력 양성과 체계적인 통신기술교육으로 국제 경쟁력 강화에 많은 영향을 미칠 것이다.


SUMMARY

1. Title

"A development of the Electronic Communication Experimental Set"

2. Purpose and significance of the research

A. Purpose of the research

At the present time, Mobile and Satellite communication come into the spotlight as a core of the electronic industry. It is widely utilizing in the everyday life. The more usage of communication be increased, the more many communication engineer be required. So, most of the technical education institution is mainly teaching the communication field to students according as the industrial requirements.

The curriculum of the communication education is accomplished by the basic theory and the experiments practices at the same time. But, each education institutions have a little the Electronic Communication Experimental Set. Because it is not developed in the domestic yet and almost it is the foreign products that is high price. Under the present circumstances, it is necessary to develope the Electronic Communication Experimental Set.

A purpose of the research is to develope the Electronic Communication Experimental Set with low price and high performance so that it can be contributed to the communication training in the technical education institution. Also, we have an end in view of the research to export it to foreign and at the same time to sell for domestic.

B. Significance of the research

(1) Technical Facet

·Establishing the fundamentals of multiple communication system and their circuit design technology.

·Establishing the fundamentals of circuit design technology for frequency and time division communication system.

·Establishing the fundamentals of circuit design technology for PLL, frequency synthesizer, modem.

·Publishing a text of the communication experiment, but the company has some difficulty in publishing a text.

(2) Economic and Industrial Facet

·Replacing the foreign products over several thousand million won with the domestic goods of several million won. This prevent the outflow of foreign currency.

·Possible to export owing to the Electronic Communication Experimental Set with high performance. It have and important effect on the acquisition of foreign currencies.

·Promoting the employment in the domestic industry.

(3) Social and Cultural Facet

·It is possible to produce a large number of excellent engineers, since the Electronic communication Experimental Set play an important role in communication education.

·It can be strengthened international competitiveness, because of systemic education of communication technology in the technical education institution.

3. Major contents and scope of the research

The contents of the research include the design technology of multiple communication system, data transmission theory phase locked loop. In the research, we have developed the Electronic Communication Experimental Set that is composed of 10 modules, such as power module, phase locked loop unit, digital synthesizer unit, modem unit, PAM(pulse amplitude modulation) multiplexer unit, PAM demultiplexer unit, PCM(pulse coded modulation) multiplexer unit, PCM demultiplexer unit, FDM(frequency division multiplexing) transmitter unit, FDM receiver unit.

Phase locked loop unit is consist of voltage-controlled oscillator, phase comparator, low-pass filter. Digital synthesizer unit make use of phase locked loop principle and prescaler. PAM and PCM theory is applied to TDM(time division multiplexing) system. Also, FDM system designed by using DSB-SC(double side band-suppressed carrier) theory. Finally, MODEM Unit is deigned by using FSK(frequency shift keying).

Items

Specifications

Phase

Locked

Loop Unit

·VCO Frequency Range ······· 1[MHz]∼1.2[MHz]

·PLL Output Frequency ······· 800[kHz]∼1.3[MHz]

·Output Level ············30[Vp-p] Approx.

·Reference Frequency ········ 1[kHz](with 1[MHz] X-tal)

·Variable Oscillator ········· 500[Hz]∼1.5[kHz]

·DC Output ············ 0∼+15[V]

Digital

Synthesizer

Unit

·VCG Frequency Range ······· 1[Hz]∼320[kHz]

·Synthesizer Output Frequency···· 1[kHz]∼255[kHz]

·Output Level············ 15[Vp-p] Approx.

·Programmable Division······· 8-Stage Binary Counter

·Phase Detection Circuit······· Logic Comparator

·Reference Frequency·········1[kHz]

·Variable Frequency Generator···· 300[Hz]∼3[kHz]

·Frequency Counter········· 10[Hz]∼10[kHz]

MODEM

Unit

·Keying Mode············ FSK

·Transmission Frequency······· Space : 1.2[kHz]

Mark : 2.4[kHz]

·Operating Speed········· · 0∼300 bits

·Operating Mode········· · Synchronous

·Data(Input/Output)········· 8 bits

PAM

Multiplexer

Unit

·Multiplexing Mode ········· TDM

·Transmission Channels········4-Channels

·Input Frequency···········350/700/1400/2800[Hz]

·Amplitude Range·········· 2.5∼12.5[Vp-p]

·Timing Generator(Speed)······ Fast/Slow Selectable

·Variable Frequency Generator···· 300[Hz]∼3[kHz]

(Sine/Square)

PAM

Demultiplexer

Unit

·Demultiplexing Mode········ TDM

·Receiving Channels········· 4-Channels

·Output Frequency Range······ 350∼2800[Hz]

·Sample Synchronous Level····· 12.5[Vp-p]

·Frame Synchronous Level······ 2.5[Vp-p]

·Noise Generator Output······· DC 7[V]+AC 0∼5[Vp-p]

PCM

Multiplexer

Unit

·Multiplexing Mode··········TDM

·Tansmission Channels········ 4-Channels

·Input Frequency···········350/700/1400/2800[Hz]

·Input Dynamic Range········ 43∼-55[dBm]

·A/D Converter············8 bits × 4 ch

·Clock Generator··········· Fast : 320[kHz]

Slow : 8[Hz]

·Sampling Speed··········· 800/[sec]

PCM

Demultiplexer

Unit

·Multiplexing Mode··········TDM

·Capacity of Channels·········4-Channels

·Output Frequency Range·······350∼2800[Hz]

·D/A Converter············8 bits

·Synchronizing Clock·········Fast/Slow Selectable

FDM

Transmitter

Unit

·Multiplexing Channel·········2-Voice Channels

·Input················ 0.3∼4[kHz], 1[Vp-p]Max.

·Sub Carrier············· Ch-1 : 15[kHz]

Ch-2 : 20[kHz]

·Pilot Frequency··········· 56[kHz]

·Test Tone Generator·········500/1000/2000[Hz]

·Transmission Bandwidth·······about 11∼56[kHz]

·Output Level············ 5[Vp-p]

FDM

Receiver

Unit

·Capacity of Channels·········2-Voice Channels

·Base Bandwidth···········about 80[kHz]

·Band Pass Filter···········Ch-1 : 11∼15[kHz]

Ch-2 : 16∼20[kHz]

·Voice Output············ 0.3∼3[kHz], 1[Vp-p] Max.

·Noise Generator Output······· 10[Vp-p] Max.

Power

Module

·Input Power·············AC220[V] 50/60[Hz]

·Output Voltage··········· DC 5[V]/0.5[A]

DC±15[V]/0.5[A]

·Speaker···············0.6[W]

·Output Connector·········· 3ea (for 3 Modules)

·Dimensions············· 250(W)×65(H)×166(D)mm

·Weight··············· 1.4[kg]


4. Results and Suggestions for utilization

A. Results

We progressed the research to meet on our scheduling without any problems. The results are as following.

(1) Phase Locked Loop Unit

(2) Digital Synthesizer Unit

(3) Modem Unit

(4) PAM Multiplexer Unit

(5) PAM Demultiplexer Unit

(6) PCM Multiplexer Unit

(7) PCM Demultiplexer Unit

(8) FDM Transmitter Unit

(9) FDM Receiver Unit

(10) Power Module

B. Suggestions for utilization

(1) Replacing the foreign products with the domestic goods.

(2) Possible to export owing to the Electronic Communication Experimental Set with high performance.

(3) Inducing practical use to electronic communication experiment curriculum in the technical education institution.

5. Anticipated Impacts

We have obtained technical effect in that design technologies of multiplexing communication system, PLL, frequency synthesizer, modem are established.

It would be possible for our Electronic Communication Experiment Set to be benefit in facet of economic. As example, we will save foreign currency, because the foreign products replaced with the domestic goods. Also, if we will export our Electronic Communication Experiment Set to foreign countries, then it result in acquisition of foreign currencies.

If the Electronic Communication Experiment Set is used according to the curriculum of communication training in the technical education institution, it is possible to produce a large number of excellent engineers. Also, it can be strengthened international competitiveness because systemic education of communication technology in the technical education institution.


CONTENTS

CHAPTER 1 Introduction

Section 1 Necessity of the Research

Section 2 Purpose and Contents of the Research

1. Purpose of the Research

2. Contents of the Research

Section 3 Results of the Research

Section 4 Organization of the Report

CHAPTER 2 Power Module

Section 1 Specifications of Power Module

Section 2 Designed Panel of Power Module

Section 3 Designed Circuits of Power Module

CHAPTER 3 Phase Locked Loop Unit

Section 1 Design Theory of PLL

1. VCO

2. X-tal Oscillator

3. Phase Detector

4. Low Pass Filter

5. Programmable Counter

Section 2 Designed Panel of PLL Unit

1. Reference Oscillator

2. Phase Detector & LPF

3. VCO Circuit

4. Frequency Divider & BCD Counter

5. Variable Oscillator

6. DC Variable Voltage Circuit

CHAPTER 4 Digital Frequency Synthesizer

Section 1 Design Theory of Digital Frequency Synthesizer

1. Direct Frequency Synthesis Method

2. Prescaler Method

3. Prescaler Method with two division rate

4. Frequency Mixing Method

5. Frequency Multiple Method

6. Loop Filter

7. VCG Circuit

Section 2 Designed Panel of Frequency Synthesizer Unit

1. Error Signal Detection Circuit

2. VCG Circuit

3. Programmable Binary Counter

4. Reference Frequency Oscillator

5. Frequency Counter

Section 3 Designed Circuits of Frequency Synthesizer

Section 4 Experiments on Frequency Synthesizer

1. Experiments on Phase Comparator

2. Characteristic of VCG

3. Programmable Division Circuit

4. Operation of Frequency Synthesizer

5. Response Characteristic of Frequency Synthesizer

CHAPTER 5 PAM Multiplexer & Demultiplexer

Section 1 Design Theory of PAM Multi-/Demultiplexer

1. Principle of Time Division PAM Transmission

2. Principle of Time Division PAM Reception

Section 2 Designed Panel of PAM Multiplexer Unit

1. Test Tone Generator and Tone Output Control

2. Input Amplifier and BPF

3. Timing Generation Selection

4. Channel Switch

5. Frame Alignment and Synchronous Signal Insertion

Section 3 Designed Circuits of PAM Multiplexer Unit

Section 4 Designed Panel of PAM Demultiplexer Unit

1. Input Amplifier

2. Synchronous Signal Detection Circuit

3. Synchronous Pulse Suppressor

4. LPF/AMP/BPF Circuit

5. Noise Simulation Circuit

Section 5 Designed Circuits of PAM Demultiplexer

Section 6 Experiments on PAM Multi-/Demultiplexer

1. Frequency Characteristic of Input Amplifier

2. Transmission Timing

3. Experiments on PAM Multiplexer

4. Reception Timing

5. Experiments on PAM Demultiplexer

6. Signal Attenuation and Noise Effect

CHAPTER 6 PCM Multiplexer & Demultiplexer

Section 1 Design Theory of PCM Multi/Demultiplexer

1. Principle of Time Division PCM Transmission

2. Principle of Time Division PCM Reception

Section 2 Designed Panel of PCM Multiplexer

1. Test Tone Generator

2. Input Amplifier

3. Time Slot Generator

4. Clock and Synchronous Generator

5. Time Slot '0' Bit Pattern Generator

6. Analog-to-Digital Converter

7. Parallel-to-Serial Converter

8. Line Driver

Section 3 Designed Circuits of PCM Multiplexer Unit

Section 4 Designed Panel of PCM Demultiplexer Unit

1. Line Amplifier

2. Synchronous Detector and Clock Generator

3. Serial-to-Parallel Converter

4. Time Slot '0' Bit Pattern Recognition and Frame Sync.

5. Data Latch and D/A Converter

6. Time Slot Counter and Sequential Switch

7. Output Amplifier

Section 5 Designed Circuits of PCM Demultiplexer Unit

Section 6 Experiments on PCM Multi-/Demultiplexer

1. Characteristic of Test Tone and Input Amplifier

2. Multiplexing Timing

3. Sampled-Quantized and A/D Converter

4. Sync. Detection and Frame Sync. Control

5. Data Latch and D/A Converter

6. Experiment on PCM Multiplexing

7. Noise Effect

Chapter 7 FDM Multiplexer & Demultiplexer

Section 1 Design Theory of FDM Multi-/Demultiplexer

1. Principle of FDM Transmission

2. Principle of FDM Reception

Section 2 Designed Panel of FDM Multiplexer Unit

1. Input Amplifier and BPF

2. Sub-Carrier Generator

3. Balanced Modulator

4. BPF

5. Summing Amplifier

6. Pilot Tone Generator

Section 3 Designed Circuits of FDM Multiplexer Unit

Section 4 Designed Panel of FDM Demultiplexer Unit

1. base Band Amplifier

2. Pilot Tone Monitor and AGC

3. BPF

4. Sub-Carrier and Demodulation

5. LPF

6. Noise Simulation

Section 5 Designed Circuits of FDM Demultiplexer Unit

Section 6 Experiments on FDM Multi-/Demultiplexer

1. Characteristics of Input Amplifier & BPF

2. Balanced Modulation and BPF

3. Frequency Band of FDM Signal

4. Base Band Amplifier & Channel Filter of Receiver

5. SSB Modulation and LPF

6. AGC Operation in Receiver

7. Input Noise and Distinctness in Receiver

Chapter 8 MODEM Unit

Section 1 Design Theory of MODEM Unit

1. FSK

2. PSK

3. DPSK

4. Error Rate Characteristics

Section 2 Designed Panel of FSK MODEM Unit

1. Data Input and P/S Converter

2. FSK Modulation Circuit

3. FSK Demodulation Circuit

4. Start/Stop Bit Detector

5. Serial-to-Parallel Converter

Section 3 Designed Circuits of FSK MODEM Unit

Section 4 Experiments on MODEM Unit

1. Data Input and P/S Conversion

2. FSK Modulation

3. FSK Demodulation

5. Serial-to-Parallel Conversion and Data Output

Chapter 9 Conclusions

References


Tables

[Table 1-1] Items and Specifications of the Research

[Table 1-2] Specifications and Performances of the Research

[Table 3-1] Relation of Counter Setting and VCO Output Frequency

[Table 3-2] Measurement on V-F Characteristics of VCO

[Table 3-3] Signals at various TPs according as Divider Setting

[Table 3-4] Measurement on Input/Output Characteristics of LPF

[Table 3-5] Measurement on Lock Range

[Table 3-6] Measurement on Error Signal to Input Frequency

[Table 4-1] Output Voltage according as Frequency Deviation of Variable and Fixed Frequency Oscillator

[Table 4-2] Measurement on Characteristic of VCG

[Table 4-3] Output Frequency by Program Binary Switch

[Table 4-4] Relation of Input Voltage and Output Frequency by Division Rate

[Table 4-5] Relation of Input Voltage and Output Frequency by Division Rate

[Table 5-1] Determination of Output Voltage by Dip Switch

[Table 5-2] Frequency Characteristic of AMP

[Table 5-3] Output Limitation Characteristic of AMP

[Table 5-4] Input Voltage in Each Channels

[Table 5-5] Signal Attenuation and Noise Effect

[Table 6-1] Signal Attenuation and Noise Effect

[Table 7-1] Frequency Characteristic of AMP and BPF

[Table 7-2] Measurement on Level Limitation

[Table 7-3] Frequency Characteristic of Balanced Modulator & BPF

[Table 7-4] Frequency Band of FDM Signal

[Table 7-5] Frequency Characteristic of Base Band Amplifier

[Table 7-6] Frequency Characteristic of CH-1 BPF

[Table 7-7] Frequency Characteristic of CH-2 BPF

[Table 7-8] AGC Operation

[Table 7-9] AGC Operation

[Table 8-1] Typical MODEM Methods


Figures

[Figure 1-1] Results of the Research

[Figure 2-1] Designed Panel of Power Module

[Figure 2-2] Designed Circuit of Power Module

[Figure 3-1] Basic Circuit of PLL

[Figure 3-2] Frequency Variable PLL Circuit

[Figure 3-3] Example of VCO using MC1648

[Figure 3-4] V-F Characteristic Curve of VCO

[Figure 3-5] Example of Digital Phase Comparator Operation

[Figure 3-6] Capture Range and Lock Range

[Figure 3-7] PLL Circuit and Programmable Counter

[Figure 3-8] Designed Panel of PLL Unit

[Figure 3-9] Phase Comparator and LPF Circuit

[Figure 3-10] Presettable BCD Counter

[Figure 3-11] DC Variable Voltage Circuit

[Figure 3-12] Designed Circuit of PLL Unit

[Figure 3-13] Measurement on VCO Characteristic

[Figure 3-14] Signal Analysis of PLL

[Figure 3-15] Experiments on phase Detector and Error Signal

[Figure 4-1] Direct Frequency Synthesis Method

[Figure 4-2] Prescaler Method of Frequency Synthesis

[Figure 4-3] Prescaler Method with two Division Rate

[Figure 4-4] Mixing Down Method

[Figure 4-5] Mixing Up Method

[Figure 4-6] Frequency Multiple Method

[Figure 4-7] Example of Loop Filter

[Figure 4-8] VCG Circuit

[Figure 4-9] Designed Panel of Frequency Synthesizer Unit

[Figure 4-10] Phase Comparator Circuit and Timing Diagram

[Figure 4-11] Loop Filter

[Figure 4-12] VCG Circuit

[Figure 4-13] V-F Characteristic of VCG Circuit

[Figure 4-14] Designed Circuits of Digital Frequency Synthesizer

[Figure 4-15] Experiment on Phase Comparator

[Figure 4-16] Timing Diagram of REF. IN, COMP. IN, TP-2 Waveform

[Figure 4-17] Experiment on VCG Characteristic

[Figure 4-18] Experiment on Programmable Divider Circuit

[Figure 4-19] Experiment on Frequency Synthesizer Operation

[Figure 4-20] Response Characteristic of Frequency Synthesizer

[Figure 5-1] Block Diagram and Waveform of TDM System

[Figure 5-2] Time Division Multiplexing of two PAM Signals

[Figure 5-3] Block Diagram of TDM Transmitter with Base Band Filter

[Figure 5-4] Time Division Multiplexing PAM Generation Method

[Figure 5-5] Electronic Commutator and Timing Diagram of TDM

[Figure 5-6] Time Division Multipled PAM Receiver

[Figure 5-7] Samle-and-Hold Circuit and PAM Reconstruction

[Figure 5-8] Designed Panel of PAM Multiplexer Unit

[Figure 5-9] Test Tone Generator

[Figure 5-10] Timing Generator

[Figure 5-11] Multipled Signal and Synchronous Signal

[Figure 5-12] Designed Circuits of PAM Multiplexer

[Figure 5-13] Designed panel of PAM Demultiplexer Unit

[Figure 5-14] Block Diagram of Sync. Detection

[Figure 5-15] Sync. Signal & Frame Sync. Detection Circuit

[Figure 5-16] Spectrum of Sampled Signal

[Figure 5-17] Sampling Signal & Demodulation Signal passed LPF

[Figure 5-18] Spectrum of Noise Generation Frequency

[Figure 5-19] Designed Circuits of PAM Demultiplexer

[Figure 5-20] Measurement on Frequency Characteristic of Input AMP

[Figure 5-21] Input Frequency-to-Output Voltage of AMP

[Figure 5-22] Experiment on Transmission Timing

[Figure 5-23] Transmission Timing Diagram

[Figure 5-24] Experiment on PAM Multiplexer

[Figure 5-25] TX Output Wavefrom

[Figure 5-26] Experiment on Reception Timing in PAM-TDM

[Figure 5-27] Experiment on PAM Demultiplexer

[Figure 5-28] Experiment on Signal Attenuation & Noise Effect

[Figure 6-1] Block Diagram of Multipled PCM System

[Figure 6-2] Conception of Data Transmission by PCM

[Figure 6-3] Sampled-and-Hold Pattern of PCM-TDM

[Figure 6-4] Sampled-and-Hold Circuit and A/D Conversion Output

[Figure 6-5] Demultiplexing using by Channel Switches

[Figure 6-6] Demultiplexing Waveform of PCM-TDM

[Figure 6-7] Designed Panel of PCM Multiplexer Unit

[Figure 6-8] Block Diagram of TDM Time Generation

[Figure 6-9] Time Slot '0' Bit Pattern

[Figure 6-10] Voltage-Binary Relation

[Figure 6-11] Designed Circuits of PCM Multiplexer

[Figure 6-12] Designed Panel of PAM Demultiplexer

[Figure 6-13] Bit Sync. Detection

[Figure 6-14] Sync. and Clock Circuit

[Figure 6-15] Time Slot '0' Bit Pattern Recognition Circuit

[Figure 6-16] 8-Bit D/A Converter

[Figure 6-17] Time Slot Sequential Switch and Demultiplexing

[Figure 6-18] Output Amplifier

[Figure 6-19] Designed Circuits of PCM Demultiplexer

[Figure 6-20] Measurement on Characteristics of Input Amplifier

[Figure 6-21] Measurement on Multiplexing Timing

[Figure 6-22] Time Chart

[Figure 6-23] Time Chart

[Figure 6-24] Experiments on Sampled-Quantized A/D Conversion

[Figure 6-25] Time Chart

[Figure 6-26] Time Chart

[Figure 6-27] Time Chart

[Figure 6-28] Time Chart

[Figure 6-29] Frame Sync. Control and Bit Counter

[Figure 6-30] Experiments on Data Latch and D/A Conversion

[Figure 6-31] Time Chart

[Figure 6-32] Experiments on PCM Multiplexing Operation

[Figure 6-33] Input and Output Waveform of Output Amplifier

[Figure 6-34] Channel Output Amplifier Circuit

[Figure 6-35] Noise Effect in PCM-TDM Transmission

[Figure 7-1] Multipling in Frequency Domain

[Figure 7-2] Basic Block Diagram of FDM System

[Figure 7-3] Spectrum of DSB Generated by AM

[Figure 7-4] Balance Modulation and BPF

[Figure 7-5] Block Diagram of FDM Transmitter

[Figure 7-6] Block Diagram of FDM Receiver

[Figure 7-7] Beat Frequency Generation FDM Receiver

[Figure 7-8] Designed Panel of FDM Multiplexer Unit

[Figure 7-9] Balance Modulator using Diode

[Figure 7-10] Operation Waveform of Ring Modulator

[Figure 7-11] Suppressed Carrier DSB

[Figure 7-12] Ideal Characteristic of BPF in SSB

[Figure 7-13] Designed Circuits of FDM Multiplexer

[Figure 7-14] Designed Panel of FDM Demultiplexer

[Figure 7-15] Characteristic and Circuit of Channel BPF

[Figure 7-16] DSB-SC Modulator

[Figure 7-17] Noise Generator Circuit

[Figure 7-18] Designed Circuits of FDM Demultiplexer

[Figure 7-19] Frequency Characteristic Curve of AMP & BPF

[Figure 7-20] Experiments on Balanced Modulation and BPF

[Figure 7-21] DSB-SC Waveform

[Figure 7-22] Spectrums of DSB and SSB

[Figure 7-23] Frequency Characteristic Curve of BPF in Each Channel

[Figure 7-24] SSB Modulation and LPF

[Figure 7-25] Reception AGC Operation

[Figure 7-26] Input Noise and Distinctness in Receiver

[Figure 8-1] Example of Data Transmission and Signal Waveform

[Figure 8-2] Principle of FSK & Output Waveform

[Figure 8-3] Principle of FSK Reception

[Figure 8-4] Principle of PSK Transmission and Reception

[Figure 8-5] Waveform and Spectrum of PSK

[Figure 8-6] Principle of DPSK Transmission and Reception

[Figure 8-7] Characteristic of Bit Error in Various Modulation Method

[Figure 8-8] Designed Panel of FSK MODEM Unit

[Figure 8-9] Serial Alignmented Start/Stop Bit and Data Bit

[Figure 8-10] FSK Modulation Circuit

[Figure 8-11] FSK Demodulation Circuit

[Figure 8-12] Start/Stop Bit Detection Circuit

[Figure 8-13] Serial-to-Parallel Conversion Circuit

[Figure 8-14] Designed Circuit of FSK MODEM

[Figure 8-15] Parallel-to-Serial Conversion

[Figure 8-16] TP-1, TP-2, LOAD Signal

[Figure 8-17] Experiments on FSK Modulation

[Figure 8-18] Experiments on FSK Demodulation

[Figure 9-1] Products of the Research


목 차

제1장 서 론

제1절 연구개발의 필요성

제2절 연구개발의 목표 및 필요성

1. 연구개발의 목표

2. 연구개발의 내용

제3절 연구개발의 결과

제4절 보고서의 구성

제2장 Power Module

제1절 Power Module의 사양

제3절 Power Module의 패널

제3절 Power Module의 회로도

제3장 Phase Locked Loop Unit

제1절 PLL 설계 이론

1. VCO

2. X-tal 발진기

3. 위상 검출기

4. 저역 통과 필터

5. 프로그램머불 카운터

제2절 PLL Unit의 패널

1. 기준 발진기

2. 위상 검출기와 저역 통과 필터

3. VCO 회로

4. 주파수 분주기와 BCD 카운터

5. 가변 발진기

6. DC 전압 가변회로

제4장 Digital Frequency Synthesizer

제1절 디지털 주파수 합성기의 설계 이론

1. 주파수 합성의 직접 방법

2. 프리스케일러 방법

3. 2개의 분주비를 갖는 프리스케일러 방법

4. 주파수 혼합 방법

5. 주파수 체배 방법

6. 루프 필터

7. VCG 회로

제2절 주파수 합성기 Unit의 패널

1. 오차 신호 검출 회로

2. VCG 회로

3. 프로그래머블 2진 카운터

4. 기준 주파수 발진기

5. 주파수 카운터

제3절 Frequency Synthesizer위 회로도

제4절 주파수 합성기의 실험

1. 위상 비교기 실험

2. VCG의 특성

3. 프로그래머블 분주회로

4. 주파수 합성기의 동작

5. 주파수 합성기의 응답 특성

제5장 PAM Multiplexer & Demultiplexer

제1절 Multiplexer & Demultiplexer 설계 이론

1. 시분할 다중화 PAM 송신의 원리

2. 시분할 다중화 PAM 수신의 원리

제2절 PAM Multiplexer Unit의 패널

1.테스트 톤 발생기와 톤 출력 조절

2. 입력 증폭기와 BPF

3. 타이밍 발생 선택

4. 채널 스위치

5. 프레임 할당과 동기 신호의 삽입

제3절 PAM Multiplexer Unit의 회로도

제4절 PAM Multiplexer Unit의 패널

1. 입력 증폭기

2. 동기신호 검출회로

3. 동기 펄스 억제기

4. LPF, AMP, BPF 회로

5. 잡음 시뮬레이션 회로

제5절 PAM Multiplexer Unit의 회로도

제6절 PAM Multiplexer/Demultiplexer 실험

1. 입력 증폭기의 주파수 특성

2. 전송 타이밍

3.PAM Multiplexer의 실험

4. 수신 타이밍

5. PAM Demultiplexer의 실험

6. 신호 감쇠 및 잡음 영향

제6장 PAM Multiplexer & Demultiplexer

제1절 PAM Multiplexer & Demultiplexer 설계 이론

1. 시분할 다중화 PCM 송신의 원리

2. 시분할 다중화 PCM 수신의 원리

제2절 PAM Multiplexe Unit의 패널

1. 테스트 톤 발생기

2. 입력 증폭기

3. 시간 슬롯 발생기

4. 클록과 동기 발생기

5. 시간 슬롯 '0'비트 패턴 발생기

6. 아날로그-디지털 변환기

7. 병렬-직렬 변환기

8. 라인 드라이버

제3절 PAM Multiplexe Unit의 회로도

제4절 PAM Multiplexe Unit의 패널

1. 라인 증폭기

2. 동기 검출기와 클록 발생기

3. 직렬-병렬 변환기

4. 시간 슬롯 '0'비트 패턴 인식과 프레임 동기

5. 데이터 래치와 D/A 변환기

6. 시간 슬롯 카운터와 순차 스위치

7. 출력 증폭기

제5절 PAM Multiplexe Unit의 회로도

제6절 PAM Multiplexe/Demultiplexer 실험

1. 테스트 톤과 입력 증폭기의 특성

2. Multiplexing 타이밍

3. 표본-양자화와 A/D 변환기

4. 동기 검출과 프레임 동기 제어

5. 데이터 래치와 D/A 변환기

6. PCM Multiplexing 실험

7. 잡음에 의한 영향

제7장 FDM Multiplexer & Demultiplexer

제1절 FDM Multiplexer & Demultiplexer 설계 이론

1. FDM 송신의 원리

2. FDM 수신의 원리

제2절 FDM Multiplexer Unit의 패널

1. 입력 증폭기와 BPF

2. 부반송파 발생기

3. 평형 변조기

4. BPF

5. 가산 증폭기

6. 파일럿 톤 발생기

제3절 FDM Multiplexer Unit의 회로도

제4절 FDM Demultiplexer Unit의 패널

1. 기저대역 증폭기

2. 파일럿 톤 모니터와 AGC

3. BPF

4. 부반송파와 복조

5. LPF

6. 잡음 시뮬레이션

제5절 FDM Multiplexer Unit의 회로도

제6절 FDM Multiplexer/Demultiplexer 실험

1. 입력 중폭기와 BPF의 특성

2. 평형 변조와 BPF의 특성

2. 평형 변조와 BPF

3. FDM 신화의 주파수 대역

4. 수신 기저대역 증폭기와 채널 필터

5. SSB 변조와 LPF

6. 수신 AGC 동작

7. 수신 입력 잡음과 수신 명료도

제8장 MODEM Unit

제1절 MODEM Unit 설계 이론

1. FSK

2. PSK

3. DPSK

4. 오류율 특성

제2절 FSK MODEM Unit

1. 데이터 입력과 P/S 변환기

2. FSK 변조 회로

3. FSK 복조 회로

4. Start/Stop 비트 검출기

5. 직렬-병렬 변환기

제3절 FSK MODEM Unit의 회로도

제4절 FSK MODEM 실험

1. 데이터 입력과 P/S 변환

2. FSK 변조

3. FSK 복조

4. 직렬-병렬 변환과 데이터 출력

제9장 결 론

참고 문헌


표 목차

[표 1-1] 연구개발 품목 및 규격

[표 1-2] 연구개발 규격 및 성능

[표 3-1] 카운터 설정과 VCO의 출력 주파수 관계

[표 3-2] VCO의 V-F 특성 측정

[표 3-3] 분주기 설정에 따른 각 TP점의 신호 측정

[표 3-4] LPF의 입·출력 특성 측정

[표 3-5] 고정 범위의 측정

[표 3-6] 입력 주파수-대-오차 신호의 측정

[표 4-1] 가변 및 고정 주파수 발진기의 주파수 편차에 따른 출력 전압

[표 4-2] VCG의 특성 측정

[표 4-3] 프로그램 2진 스위치에 따른 출력 주파수

[표 4-4] 분주비에 따른 입력 전압과 출력 주파수 관계

[표 4-5] 분주비에 따른 입력 전압과 출력 주파수 관계

[표 5-1] 딥 스위치에 따른 ON에 따른 출력 전압

[표 5-2] AMP의 주파수 특성

[표 5-3] AMP의 출력 제한 특성

[표 5-4] 각 채널의 입력 전압

[표 5-5] 신호 감쇠와 잡음의 영향

[표 6-1] 신호 감쇠와 잡음의 영향

[표 7-1] AMP와 BPF의 주파수 특성

[표 7-2] 레벨 제한 측정

[표 7-3] 평형 변조기와 BPF의 주파수 특성

[표 7-4] FDM 신호의 주파수 대역

[표 7-5] 기저대역 증폭기의 주파수 특성

[표 7-6] CH-1 BPF의 주파수 특성

[표 7-7] CH-2 BPF의 주파수 특성

[표 7-8] AGC 동작

[표 7-9] AGC 동작

[표 8-1] 대표적인 Modem 방식


그림 목차

[그림 1-1] 연구개발 결과

[그림 2-1] Power Module의 패널

[그림 2-2] Power Module의 회로도

[그림 3-1] PLL 기본회로

[그림 3-2] 주파수 가변 가능한 PLL 회로

[그림 3-3] MC1648을 사용한 VCO의 예

[그림 3-4] VCO의 V-F 특성 곡선

[그림 3-5] 디지털 위상 비교기의 동작 예

[그림 3-6] 포획 범위와 고정 범위

[그림 3-7] PLL 회로와 프로그래머블 카운터

[그림 3-8] PLL Unit의 패널 구성

[그림 3-9] 위상 비교기와 LPF 회로

[그림 3-10] 프리셋 BCD 카운터

[그림 3-11] DC 전압 가변회로

[그림 3-12] PLL 회로도

[그림 3-13] VOC의 특성 실험

[그림 3-14] PLL의 신호 분석

[그림 3-15] 위상 검출기와 오차 신호의 실험

[그림 4-1] 주파수 합성의 직접 방식

[그림 4-2] 주파수 합성의 프리스케일러 방식

[그림 4-3] 2개의 분주비를 갖는 프리스케일러 방식

[그림 4-4] 혼합기를 루프 내에 두는 방식

[그림 4-5] 혼합기를 루프 밖에 두는 방식

[그림 4-6] 주파수 체배 방법

[그림 4-7] 루프 필터의 예

[그림 4-8] VCG 회로

[그림 4-9] Frequency Synthesizer Unit의 패널 구성

[그림 4-10] 위상 비교기 회로와 타이밍 다이어그램

[그림 4-11] 루프 필터

[그림 4-12] VCG 회로

[그림 4-13] VCG 회로의 V-F 특성

[그림 4-14] 디지털 주파수 합성기 회로도

[그림 4-15] 위상 비교기의 실험

[그림 4-16] REF. IN, COMP. IN, TP-2의 파형에 대한 타이밍도

[그림 4-17] VCG 특성 실험

[그림 4-18] 프로그래머블 분주 회로 실험

[그림 4-19] 주파수 합성기의 동작 실험

[그림 4-20] 주파수 합성기의 응답 특성

[그림 5-1] TDM 시스템의 블록 다이어그램과 파형

[그림 5-2] 두 PAM 신호의 시분할 다중화

[그림 5-3] 기저대역 필터를 갖는 TDM 송신기 불록도

[그림 5-4] 시분할 다중화 PAM 발생 방법

[그림 5-5] TDM의 전자 Commutator와 타이밍 다이어그램

[그림 5-6] 시분할 다중화 PAM 수신단

[그림 5-7] 표본-유지 회로와 PAM 복조

[그림 5-8] PAM Multiplexer Unit의 패널 구성

[그림 5-9] 테스트 톤 발생기

[그림 5-10] 타이밍 발생기

[그림 5-11] 다중화된 신호와 동기신호

[그림 5-12] PAM Multiplexer의 회로

[그림 5-13] PAM Demultiplexer Unit의 패널 구성

[그림 5-14] 동기 검출 블록도

[그림 5-15] 동기신호 및 프레임 동기 검출 회로

[그림 5-16] 표본화된 신호의 스펙트럼

[그림 5-17] 표본화 신호와 LPF를 통과한 복조 신호

[그림 5-18] 잡음 발생 주파수의 스펙트럼

[그림 5-19] PAM Demultiplexer의 회로도

[그림 5-20] 입력 증폭기의 주파수 특성 실험

[그림 5-21] AMP의 입력 주파수-대-출력 전압 특성

[그림 5-22] 전송 타이밍 실험

[그림 5-23] 전송 타이밍 다이어그램

[그림 5-24] PAM Multiplexer 실험

[그림 5-25] TX 출력 파형

[그림 5-26] PAM-TDM에서 수신 타이밍 실험

[그림 5-27] PAM Demultiplexer 실험

[그림 5-28] 신호 감쇠와 잡음의 영향 실험

[그림 6-1] 다중화 PCM 시스템의 블록 다이어그램

[그림 6-2] PCM에 의한 정보 전송의 개념도

[그림 6-3] PCM-TDM의 표본-유지 패턴

[그림 6-4] 표본-유지 회로와 A/D 변환 출력

[그림 6-5] 채널 스위치에 의한 Demultiplexing

[그림 6-6] PCM-TDM의 Demultipexing 파형

[그림 6-7] PCM Multiplexer Unit의 패널 구성

[그림 6-8] TDM 시간 발생 블록 다이어그램

[그림 6-9] 시간 슬롯 '0' 비트 패턴

[그림 6-10] 전압-2진 값의 관계

[그림 6-11] PCM Multiplexer의 회로

[그림 6-12] PCM Demultiplexer Unit의 패널 구성

[그림 6-13] 비트 동기의 검출

[그림 6-14] 동기와 클록 회로

[그림 6-15] 시간 슬롯 '0' 비트 패턴 인식 회로

[그림 6-16] 8-비트 D/A 변환기

[그림 6-17] 시간 슬롯 순차 스위치와 Demultiplexing

[그림 6-18] 출력 증폭기

[그림 6-19] PCM Demultiplexer의 회로도

[그림 6-20] 입력 증폭기의 특성 실험

[그림 6-21] Multiplexing 타이밍 측정

[그림 6-22] 타임 차트

[그림 6-23] 타임 차트

[그림 6-24] 표본화, 양자화, A/D 변환 실험

[그림 6-25] 타임 차트

[그림 6-26] 타임 차트

[그림 6-27] 타임 차트

[그림 6-28] 타임 차트

[그림 6-29] 프레임 동기 제어와 비트 카운터

[그림 6-30] 데이터 래치와 D/A 변환 실험

[그림 6-31] 타임 차트

[그림 6-32] PCM Multiplexing의 동작 실험

[그림 6-33] 출력 증폭기의 입·출력 파형

[그림 6-34] 채널 출력 증폭기의 회로

[그림 6-35] PCM-TDM 전송에서 잡음의 영향

[그림 7-1] 주파수 영역에서 다중화

[그림 7-2] FDM 시스템의 기본적 블록도

[그림 7-3] AM에 의한 DSB 발생의 스펙트럼

[그림 7-4] 평형 변조와 BPF

[그림 7-5] FDM 송신 불록도

[그림 7-6] FDM 수신 블록도

[그림 7-7] FDM 수신기의 비트 주파수 발생

[그림 7-8] FDM Multiplexer Unit의 패널 구성

[그림 7-9] 다이오드에 의한 평형 변조기

[그림 7-10] 링 변조기의 동작 파형

[그림 7-11] 반송파 억압된 DSB

[그림 7-12] 음성 통신 SSB에서 이상적인 BPF 특성의 예

[그림 7-13] FDM Multiplexer의 회로도

[그림 7-14] FDM Demultiplxer Unit의 패널 구성

[그림 7-15] 채널 BPF의 회로와 특성

[그림 7-16] DSB-SC 복조기

[그림 7-17] 잡음 발생기 회로

[그림 7-18] FDM Demultiplxer의 회로도

[그림 7-19] AMP와 BPF의 주파수 특성 곡선

[그림 7-20] 평형 변조와 BPF 실험

[그림 7-21] DSB-SC 파형

[그림 7-22] DSB와 SSB의 스펙트럼

[그림 7-23] 각 채널 BPF의 주파수 특성 곡선

[그림 7-24] SSB 변조와 LPF

[그림 7-25] 수신 AGC 동작

[그림 7-26] 수신 입력 잡음과 수신 명료도

[그림 8-1] 데이터 전송 방식과 신호 파형의 예

[그림 8-2] FSK 원리와 출력 파형

[그림 8-3] FSK 수신의 원리

[그림 8-4] PSK 송신과 수신의 원리

[그림 8-5] PSK 파형과 스펙트럼

[그림 8-6] DPSK의 송·수신의 원리

[그림 8-7] 각 종 변조 방식의 오류율 특성

[그림 8-8] FSK MODEM Unit의 패널 구성

[그림 8-9] 직렬 정렬된 Start/Stop 비트와 데이터 비트

[그림 8-10] FSK 변조 회로

[그림 8-11] FSK 복조 회로

[그림 8-12] Start/Stop 비트 검출 회로

[그림 8-13] 직렬-병렬 변환 회로

[그림 8-14] FSK MODEM의 회로도

[그림 8-15] 병렬-직렬 변환

[그림 8-16] TP-1, TP-2, LOAD 신호

[그림 8-17] FSK 변조 실험

[그림 8-18] FSK 복조 실험

[그림 9-1] 연구의 결과물


제 1 장 서 론

제 1 절 연구개발의 필요성

현재 전자 산업의 핵심 분야로 각광을 받고 있는 이동 통신 및 위성 통신이 일상생활에서 전반적으로 널리 이용되고 있다. 이에 따른 기술 인력도 많이 요구되고 있다. 이러한 산업적 요구에 따라 각 교육기관에서도 통신 분야에 근무할 기술 인력을 양성하는데 주력하고 있다.

통신 분야의 교육 방식은 이론과 병행하여 실험·실습을 위주로 이루어져야 한다. 그러나, 통신 실험·실습을 위한 교육장비가 미흡한 실정에 있다. 이러한 이우는 국내에서 개발된 전자통신실험세트가 없으며, 통신 교육 장비의 대다수가 외국 제품으로 고가이기 때문에 교육기관의 장비 확보가 어려운 상황에 있기 때문이다.

현재 이태리의 Delorenzo사, 미국의 Lab Volt사에서 개발된 제품이 판매되고 있다. 그러나, 이 제품들은 실험 모듈이 5개로 비교적 단순하게 구성되어 있어 통신이론을 확립할 수 있는 효율적인 실험이 이루어 질 수 없는 단점을 갖고 있다. 또한, 가격이 수 천만원대에 이르는 고가라는 단점을 갖고 있다.

이러한 상황에서 국산 전자통신실험세트의 개발이 절실히 요구되고 있으며, 수출도 가능한 고성능의 전자통신실험세트 개발의 필요성이 부각되고 있다. 따라서, 본 연구에서는 저렴한 가격, 고성능의 "전자통신실험세트"를 개발하여 통신 실험·실습 교육에 기여함은 물론 국내 수요 및 해외 수출을 도모하고자 국내 최초로 개발한다.

제 2 절 연구개발의 목표 및 내용

1. 연구개발의 목표

본 과제의 최종 목표는 저렴한 가격 및 고성능의 "전자통신실험세트의 기술개발"을 하는 것이다. 이 목표를 효율적으로 달성하기 위한 단계적인 핵심 기술 요소를 나열하면 다음과 같다.

·안정화 전원 공급 장치 회로 설계

·FDM 시스템을 구성하기 위한 DSB-SC 변·복조기 설계

·PAM-TDM 시스템을 구성하기 위한 PAM 변·복조기 설계

·PCM-TDM 시스템을 구성하기 위한 PCM 변·복조기 설계

·PLL 설계를 위한 전압-제어 발진기, 위상 검출기, 루프 필터의 설계

·Frequency Synthesizer를 구성하기 위한 PLL 및 Prescaler의 설계

·Modem 유닛을 구성하기 위한 FSK 변·복조기 설계

이와 같은 핵심 기술을 확보한 후, 모듈의 형태로 이들을 각각 통합하여 전자통신실험세트를 개발하고 시제품 제작을 생산한다. 개발된 전자통신실험세트는 총 10개의 모듈로 구성되며, 각 모듈에는 그 원리와 특성을 실험하기 위한 여러 개의 테스트 포인트가 설계되어 있어 교육의 효과를 극대화 할 수 있도록 되어 있다. 또한, 전자통신실험세트를 체계적으로 실험할 수 있도록 교재를 개발한다.

최종 개발 제품은 각 기술교육기관에서 통신교육장비로 활용되며, 국내 시장에서 판매가 되고 해외로 수출이 가능하다.

2. 연구개발의 내용

본 과제의 주요 연구개발 내용은 10개의 모듈로 구성된 전자통신실험세트로 그 개발 품목과 규격은 표 1-1과 같다.

[표 1-1] 연구개발 품목 및 규격

품 명

규 격

Phase

Locked

Loop Unit

·VCO Frequency Range ······· 1[MHz]∼1.2[MHz]

·PLL Output Frequency ······· 800[kHz]∼1.3[MHz]

·Output Level ············30[Vp-p] Approx.

·Reference Frequency ········ 1[kHz](with 1[MHz] X-tal)

·Variable Oscillator ········· 500[Hz]∼1.5[kHz]

·DC Output ·············0∼+15[V]

Digital

Synthesizer

Unit

·VCO Frequency Range ······· 1[Hz]∼320[kHz]

·Synthesizer Output Frequency···· 1[kHz]∼255[MHz]

·Output Level············ 15[Vp-p] Approx.

·Programmable Division········8-Stage Binary Counter

·Phase Detection Circuit········Logic Comparator

·Reference Frequency·········1[kHz]

·Variable Frequency Generator···· 300[Hz]∼3[kHz]

·Frequency Counter··········10[Hz]∼10[kHz]

MODEM

Unit

·Keying Mode············ FSK

·Transmission Frequency······· Space : 1.2[kHz]

Mark : 2.4[kHz]

·Operating Speed···········0∼300 bits

·Operating Mode··········· Synchronous

·Data(Input/Output)··········8 bits

PAM

Multiplexer

Unit

·Multiplexing Mode ········· TDM

·Transmission Channels········4-Channels

·Input Frequency···········350/700/1400/2800[Hz]

·Amplitude Range·········· 2.5∼12.5[Vp-p]

·Timing Generator(Speed)·······Fast/Slow Selectable

·Variable Frequency Generator···· 300[Hz]∼3[kHz]

(Sine/Square)

PAM

Demultiplexer

Unit

·Demultiplexing Mode·········TDM

·Receiving Channels········· 4-Channels

·Output Frequency Range·······350∼2800[Hz]

·Sample Synchronous Level······12.5[Vp-p]

·Frame Synchronous Level······ 2.5[Vp-p]

·Noise Generator Output······· DC 7[V]+AC 0∼5[Vp-p]

[표 1-1] 연구개발 품목 및 규격 (continue)

품 명

규 격

PCM

Multiplexer

Unit

·Multiplexing Mode··········TDM

·transmission Channels········ 4-Channels

·Input Frequency···········350/700/1400/2800[Hz]

·Input Dynamic Range········ 43∼-55[dBm]

·A/D Converter············8 bits × 4 ch

·Clock Generator··········· Fast : 320[kHz]

Slow : 8[Hz]

·Sampling Speed··········· 800/[sec]

PCM

Demultiplexer

Unit

·Multiplexing Mode··········TDM

·Capacity of Channels·········4-Channels

·Output Frequency Range·······350/2800[Hz]

·D/A Converter············8 bits

·Synchronizing Clock·········Fast/Slow Selectable

FDM

Transmitter

Unit

·Multiplexing Channel·········2-Voice Channels

·Input················ 0.3∼4[kHz], 1[Vp-p]Max.

·Sub Carrier············· Ch-1 : 15[kHz]

Ch-2 : 20[kHz]

·Pilot Frequency··········· 56[kHz]

·Test Tone Generator·········500/1000/2000[Hz]

·Transmission Bandwidth·······about 11∼56[kHz]

·Output Level············ 5[Vp-p]

FDM

Receiver

Unit

·Capacity of Channels·········2-Voice Channels

·Base Bandwidth···········about 80[kHz]

·Band Pass Filter···········Ch-1 : 11∼15[kHz]

Ch-2 : 16∼20[kHz]

·Voice Output············ 0.3∼3[kHz], 1[Vp-p] Max.

·Noise Generator Output······· 10[Vp-p] Max.

Power

Module

·Input Power·············AC220[V] 50/60[Hz]

·Output Voltage··········· DC 5[V]/0.5[A]

DC±15[V]/0.5[A]

·Speaker···············0.6[W]

·Output Connector·········· 3ea (for 3 Modules)

·Dimensions············· 250(W)×65(H)×166(D)mm

·Weight··············· 1.4[kg]

제 3 절 연구개발 결과

본 과제의 추진실적은 추진 계획 일정에 따라 차질 없이 수행되었고, 추진 연구결과 및 실적은 그림 1-1과 같다.

제 4 절 보고서의 구성

본 보고서는 전자통신시스템의 모든 모듈의 설계 단계부터 활용까지의 결과를 기록하였다. 제2장에서는 Power module의 구성과 설계에 대해서 알아보고, 제3장에서는 Phase Lock Loop Unit의 설계이론, 모듈 패널, 모듈 실험 내용에 대해서 기술한다. 제4장에서는 Digital Frequency Synthesizer Unit, 제5장에서는 PAM Multiplexer & Demultiplexer, 제6장에는 PCM Multiplexer & Demultiplexer, 제7장에서는 FDM Multiplexer & Demultiplexer, 제8장에서는 Modem Unit의 설계이론, 모듈 패널, 모듈 실험 내용에 대해서 기술한다. 마지막으로 제9장에서는 연구개발 수행 결과에 대한 결론을 기술한다.


제 2 장 Power Module

ED-2990 Trainer는 임의의 주파수로 높은 주파수 안정도를 유지할 수 있는 PLL 회로, Digital Frequency Synthesizer에 의한 반송파 발생기, 현대 통신에 가장 널리 응용되고 있는 PAM과 PCM, 다중통신 방법인 TDM과 FDM를 실험할 수 있도록 설계되었다.

ED-2990은 특히 컴퓨터 통신에 필수적인 Modem 원리에 대한 실험할 수 있도록 설계되었다. 이 Modem 모듈은 FSK에 대해서도 실험할 수 있도록 설계되어 있다.

제 1 절 Power Module의 사양

ED-2990 Electronic Communication Trainer는 Trainer 자체에 Power Module(U-2990P)를 갖고 있다. 이 Power Module은 AC 220V의 입력 전원으로부터 Trainer에서 필요한 DC 전압을 얻도록 설계하였다.

U-2990P Power Module의 입·출력 사양은 다음과 같다.

ㆍ Input Power : AC 220V, 50/60Hz

ㆍ Output Voltage : DC 5V(0.5A), + 15V(0.5A), -15V(0.5A)

ㆍ DC Output Connection : 3ea(for 3 Experimental Module)

ㆍ Output Protection : Over Load & Over Temperature

ㆍ Speaker : 0.6W

제 2 절 Power Module의 패널

Power Module(model U-2990P)의 패널 구성은 그림 2-1과 같다.

제3절 Power Module의 회로도

Power Module(model U-2990P)의 설계 회로도는 그림 2-2와 같다.




제 3 장 Phase Locked Loop Unit

제 1 절 PLL 설계 이론

전자 회로에서 PLL 회로는 통신뿐만 아니라 안정된 전기신호 주파수를 발생시키는데 많이 응용되는 회로이다. 일반적으로 고안정의 고주파 신호를 얻는데는 수정 발진기(crystal oscillator)를 많이 사용하고 있다. 그런데 이 수정 발진기만으로 임의의 주파수들을 얻으려면 고가의 X-tal을 그만큼 여러 개를 사용하여야 한다. 따라서 비경제적이면서 높은 주파수를 얻는데도 문제가 있게 된다. 그러나, PLL 회로는 1개의 안정된 기준 주파수만 있으면 임의의 안정된 주파수를 얻을 때 있으며 또한 수정 발진기로는 얻기 힘든 낮은 주파수나 높은 주파수까지도 얻을 수가 있다.

이 PLL 회로는 1960년대에 들어 와서 신호 발생기 등에 응용되기 시작했는데 이의 개념은 이보다 20년 전에 AFC(automatic frequency control) 개념의 피드백 이론으로 개발되기 시작하였다.

오늘날에 와서는 반도체 소자의 발전과 함께 마이크로파와 같이 높은 주파수까지도 이 PLL 회로에 의한 안정된 신호를 얻을 수 있도록 하고 있다. 그림 3-1은 PLL 회로의 기본형이며, 그림 3-2는 VCO의 주파수를 임의 변경시킬 수 있는 PLL 회로이다.

그림 3-2에서 보면 크게 나누어 5개 블록으로 구분되어 있음을 볼 수 있다. 여기서, 블록 기능을 설명하면 다음 항들과 같다.

1. VCO

VCO(Voltage-Controlled Oscillator) 회로는 일반적으로 RC 시정수 또는 LC 공진 회로를 갖고 있는 발진기로써 발진 주파수에 영향을 주는 소자 중 커패시터 대신에 입력 전압에 따라 가변 정전용량 특성을 갖고 있는 다이오드를 사용하고 있다. 이 다이오드를 배리캡(varicap) 다이오드라고 부르며, 다이오드 양단에 걸리는 역방향 바이어스 전압의 변화에 따라 다이오드가 갖고 있는 정전용량(capacitance)가 변화하게 된다.

따라서, 그림 3-3과 같은 회로를 구성하여 다이오드의 입력 전압을 변경시켜 주면 입력 전압에 따라 거의 직선적으로 변하는 벌진 주파수를 얻을 수 있게 된다.

PLL Module(U-2990A)에서의 사용된 VCO의 특성을 그림 3-4에 나타내었다. 여기서, DC 0∼15[V]에 대해서 출력 주파수는 800[kHz]∼1.3[MHz]의 범위를 갖는다. 따라서, 이 전압 범위에 대해서 발생된 출력 주파수 범위 이상의 PLL 주파수는 얻을 수 없다.

2. X-tal 발진기

PLL 회로에서 출력 주파수의 안정도는 전적으로 기준 입력 주파수의 안정도에 의해 결정된다고 볼 수 있다. 따라서, 이 발진기는 안정도가 높은 수정 발진기(X-tal Oscillator) 또는 보다 더 주파수 안정도가 높은 온도 보상형 수정 발진기인 TCXO(temperature controlled X-tal Oscillator)를 사용한다.

PLL (U-2990A) Module에서는 1[MHz] X-tal를 사용하여 발진을 시킨 후 이것의 1/1000인 1[kHz]의 주파수를 기준 입력 주파수로 사용하고 있다. 이와 같이 주파수를 낮춘 이유는 임의 주파수 가변을 위한 프로그래머블 10진 카운터(programmable decade counter)의 설정값에 의해 VCO에서 위상 검출기(phase detector)로 피드백 되는 입력 주파수가 그만큼 낮아지기 때문이다. 또한, 위상 검출기의 특성상 주파수가 높으면 정밀도가 떨어지게 된다.

3. 위상 검출기

위상 검출기(phase detector)는 주파수로서 안정도가 높은 기준 신호와 이것과 비교되는 입력 신호와의 위상을 비교하여 이들 두 신호의 위상차에 비례하는 오차 신호를 검출해 낸다. 이 위상 검출기는 대개 아날로그 곱셈기 또는 논리 비교기를 응용하는 경우가 많은데 여기서는 후자의 경우로 설계되었다.

이 논리 검출기는 곱셈기 방식보다 잡음의 영향은 더 받지만, 신호의 0점(zero-crossing)제어 방식으로써 신호의 모양과 관계없이 동작을 하는 특성을 갖고 있다. 그림 3-5는 논리 비교기의 동작 특성을 나타낸다.

이 위상 검출기의 출력은 기준 신호의 0[V] 지점(zero-crossing)과 VCO로부터 피드백 되는 신호의 0[V] 지점간 시간차에 비례하는 오차 신호이다. 그리고 이 신호는 적절하게 설계된 필터를 통과하게 되면 VCO를 제어할 수 있는 DC 전압으로 변하게 된다.

일반적으로 VCO의 주파수가 위상 검출기의 출력 전압에 따라 변하기 시작할 때 이 PLL 시스템의 루프는 포획(capture) 상태에 있다고 말하고 PLL이 대기 상태에서 시작하여 신호를 고정(lock) 시킬 수 있는 입력 신호의 상·하한 주파수 대역을 범위(capture range)라고 한다. 이 범위는 주로 LPF(Low Pass Filter)에 의해 영향을 받는다.

여기서, PLL 회로가 고정(locking)된다는 것은 위상 검출기에 입력되는 두 신호 이 같아짐을 의미한다. 즉, 가 됨을 말한다(여기서, n은 카운터 분주 비이다.)

또한, 루프의 고정 범위(locking range)는 루프의 동기가 벗어나지 않는 상태에서 입력 신호함께 변화할 수 있는 상·하한 주파수 대역이다. 이러한 고정 범위는 대개 포획 범위보다는 넓다.

4. 저역 통과 필터

저역 통과 필터는 고주파 성분을 제거시키는 역할뿐만 아니라 PLL 회로의 Lock-Up 시간에 영향을 주는 회로이다. 즉, LPF의 특성은 루프 회로가 포획 상태에서 고정되기까지의 응답속도의 직접적인 영향을 주고 있다. 만일, LPF의 차단 주파수가 보다 낮아지게 되면 위상차에 의한 오차 신호가 차단되어 VCO는 자주(free-running ) 발진 상태에 놓이게 된다. PLL 회로에서 LPF를 루프 필터(loop filter)라고도 한다.

5. 프로그램머블 카운터

1개의 고정된 주파수 발진기의 발진 주파수 안정만을 위해서라면 PLL 회로를 응용할 것까지 없이 X-tal 발진기나 TCXO를 사용하면 된다. 그러나, 임의 가변 주파수 발생을 위해서 PLL 시스템을 응용하면 X-tal 발진기에서와 같은 안정도를 갖는 주파수를 얻을 수 있다.

그림 3-7은 3자리 프로그램머블 10진 카운터를 나타내며, VCO로부터 피드백 되는 주파수를 1∼999가까지 임의로 나눌 수 있다. 따라서, VCO의 발진 주파수는 프로그램머블 10진 카운터의 가변 범위를 갑는 주파수를 출력한다. 실제로 PLL(U-2990A) Module에는 회로 내부적으로 VCO 출력을 10분주기를 거쳐 프로그램머블 10진 카운터로 입력되도록 설계되었으므로, VCO의 출력 주파수는 결국 0010∼9990으로 나눈 값이 위상 검출기의 에 입력된다.

여기서, 유의할 점은 PLL(U2990A) Module의 VCO 주파수 대역은 800[kHz]∼1.3[MHz]이므로 이 이상이나 이하의 주파수에 대해서 프로그램머블 카운터를 설정하여도 그에 따른 VCO의 출력은 나타나지 않을 것이다.

표 3-1은 카운터 설정과 VCO의 출력 주파수 관계를 나타낸 것이다. 단, 위상 검출기의 기준 입력 주파수는 1[kHz]이다.

제 2 절 PLL Unit의 패널

PLL Unit(model U-2990A)의 패널 구성은 그림 3-8과 같다.

1. 기준 발진기

이 회로는 1[MHz] 수정 발진자를 사용한 발진기로써 발진기 블록 내에 있는 1/1000 다운 카운터에 의해 실제 출력되는 주파수는 1[kHz]이다. 이 발진기는 ±10[Hz] 이내의 오차를 갖고 있다.

2. 위상 검출기와 저역 통과 필터

위상 검출 회로는 PLL 전용 IC 4046의 위상 비교기 부분을 사용하였으며, 저역 통과 필터는 1차 지연 래그 리드(lag-lead)형으로 설계하였다. 그림 3-9는 위상 검출 회로와 저역 통과 필터 회로는 나타낸다. 이 회로의 위상 비교와 오차 신호 출력의 원리는 그림 3-5와 같다. 위상 검출기는 PDM(Pulse Duration Modulation)의 파형으로 출력되므로 LPF에 의해 아날로그 전압으로 변환된다. 이 모듈에서는 실험의 효과를 높이를 위해서 별도의 부하 커패시터를 접속할 수 있도록 하였다.

3. VCO회로

이 모듈에서 사용하는 VCO 회로는 내용적으로 발진 출력에 버퍼 회로를 갖고 있다. 이것은 출력 부하의 변화에 따른 발진 주파수의 불안정이 발생되지 않도록 하기 위한 것이다. 이 VCO의 V-F 특성은 그림 3-4와 같다.

4. 주파수 분주기와 BCD 카운터

이 부분은 일종의 다운 카운터 회로이다. 즉 1/10 프리스케일러(Pre-Scaler)와 3자리의 프리셋 BCD 카운터로 구성된다. 그림 2-10은 프로그래머블 10진 카운터와 디지털 스위치의 접속 상태를 나타낸다.

5. 가변 발진기

이 회로는 500[Hz] ∼1.5[kHz] 범위의 가변 주파수 구형파 발진 회로로써 주파수 안정도가 비교적 낮은 RC 발진기이다. 이 출력의 사용 목적은 위상 검출기의 위상비교 특성 실험과 주파수 안정도가 낮은 기준 입력인 경우에 대해서 PLL 시스템의 출력 주파수에 어떤 영향을 주는 가에 대한 연구를 위한 것이다.

6. DC 전압 가변회로

이 회로는 포텐쇼메터(potentiometer)의 가변에 의해 DC 0∼15[V]를 얻을 수 있으며, 이는 VCO의 V-F 특성 실험을 할 수 있게 한다. 이 회로를 사용할 때 유의할 점은 표텐쇼메터의 DC 출력 단자와 접지 단자(GND)를 단락시켰을 경우에 대한 안전을 고려하여 그림 3-11과 같이 100[Ω]을 통해 DC 출력이 되도록 하고 있다. 그러나, 가능한 DC 출력 단자가 접지 단자와 직접 단락되지 않도록 한다.

제 3 절 PLL Unit의 회로도

PLL Unit(model U-2990A)의 설계 회로도는 그림 3-12와 같다.

제 4 절 PLL 실험

【계측기 및 실험 Unit 준비】

1. Digital 전압계 (또는 Digital Multimeter) : 1대

2. Frequency Counter(10Hz∼10MHz) : 1대

3. AF Generator (10Hz∼100kHz) : 1대

4. Oscilloscope (20MHz, Dual Trace) : 1대

5. Experimental Unit (U-2990A)

6. Power Module (U-2990P)

1. 전압제어 발진기

가. 실험 목적

가변 DC를 사용하여 VCO에 대한 V-F 특성 곡선을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력 단자를 연결 코드를 사용하여 U-2990A Unit의 DC 입력에 연결한다.

(2) 그림 3-13과 같이 U-2990A Unite 우측 하단에 있는 DC 전압 조정기를 Min.으로 하고 그 출력단자를 VCO의 IN 단자에 연결시킨다.(이때, VCO와 LPF는 연결되지 않은 상태이다.)

(3) 디지털 전압계를 DC 0∼15[V] 출력인 TP7과 GND 단자간에 연결시킨다.

(4) 주파수 카운터를 VCO의 출력인 TP-3과 GND 단자간에 연결한다. 오실로스코프를 1∼2[MHz], 1[Vp-p]의 입력 신호를 측정할 수 있도록 설정한 후, 입력 프로브를 VCO의 OUTPUT 단자에 연결한다.

(5) Power Module의 전원 스위치를 ON한다. 이때, VCO의 발진 주파수와 파형이 측정되도록 접속된 계측기를 알맞게 조정한다.

(6) DC 0∼15[V] 전압 가변을 표 3-2와 같이 조정하여 그 때의 VCO의 출력 주파수를 기록하라.

[표 3-2] VCO의 V-F 특성 측정

DC 전압 [V]

0

2

4

6

8

10

12

14

발진 주파수 [kHz]









반복 측정 [kHz]









(7) 정확한 측정을 위해서 실험 절차 (6)를 반복한다. 표 3-2의 측정 데이터를 사용하여 V-F 그래프를 그린다. 그리고 주파수가 전압변화에 어떻게 추종하여 발진하는가를 분석한다(직선적 또는 비직선적).

(8) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

2. PLL 신호 분석

가. 실험 목적

PLL이 위상 고정 상태에서 각 기능별 회로의 신호들을 분석한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력 단자를 연결 코드를 사용하여 U-2990A Unit의 DC 입력에 연결한다.

(2) U-2990A Unit를 그림 3-14와 같이 PHASE DETECTOR에 을, LPF OUT 단자를 VCO의 IN 단자로, VCO의 OUTPUT 단자를 FREQUENCY DIVIDER로 각각 연결한다. 그리고 PROGRAMMABLE DECADE COUNTER를 "100"으로 설정해 놓는다.

(3) VCO OUTPUT에 주파수 카운터를 연결하고, LPF의 입력(TP-2)과 출력에 오실로스코프의 Y-1과 Y-2의 입력 프로브를 각각 접속한다. 이때, 프로브는 10:1 감쇄로 하여 사용한다.

(4) 전원 스위치를 ON시키고 주파수 카운터가 1000[kHz]를 지시하는가 확인하라.

【참고】 실습절차 (2)에서 분주기(프로그램 카운터)를 "100"으로 설정하였지만, 1/10의 고정 분주기가 있으므로 실제로 분주기는 "1000"으로 설정한 것과 같다. 따라서, VCO 출력 주파수는 1000[kHz]가 되어야 한다. 만일, 약간의 차이가 있다면 이는 기준 발진기 오차의 원인일 것이다.

(5) 분주기의 BCD 스위치를 표 3-3과 같이 설정하고, 주파수와 LPF의 출력 전압, VCO의 출력 주파수 등을 측정 기록한다. 의 주파수 측정은 VCO와 교대로 측정하던가 또는 U-2990B Unit에 있는 주파수 카운터를 사용하여 측정한다.

[표 3-3] 분주기 설정에 따른 각 TP점의 신호 측정

분주기 설정

090

100

110

120

fin 주파수[Hz]





LPF 출력[Vp-p]





VCO 출력 주파수[kHz]





(6) 기준 주파수 는 1[kHz]이다. 실습절차(5)에서 측정된 을 사용하여 - 에 의한 차의 주파수와 LPF 출력 관계가 무엇을 의미하는지 설명하시오.

(7) VARIABLE OSCILLATOR의 출력 주파수를 1[kHz]로 설정하고, REFERENCE OSCILLATOR 대신 연결시켰을 때 VCO의 출력 주파수가 안정한지를 확인한다. 만일, 주파수 카운터의 끝자리가 보다 많이 변한다면 주파수 안정도가 그 만큼 낮은 것이다.

(8) LPF의 부하 커패시터 CL를 점선대로 연결한 후 실습절차 (5)∼(6)을 반복 실험하면서 PLL 응답속도가 CL을 연결하기 전과 어떻게 다른지 확인하고 그 원인을 설명하시오.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

3. 저역 통과 필터의 영향

가. 실험 목적

PLL 시스템에서 LPF의 기능과 LPF의 시정수가 PLL 동작에 미치는 영향을 안다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력 단자를 연결 코드를 사용하여 U-2990A Unit의 DC 입력에 연결한다.

(2) 저주파 발진기의 출력을 5[Vp-p]로 조정하여 LPF의 입력에 연결한다. 이때, LPF에 CL을 연결하지 않는다.

(3) 오실로스코프의 Y-1 및 Y-2의 입력 프로브를 각각 LPF의 입력과 출력에 연결시키고, 입력과 출력 레벨이 측정되도록 각 단자를 설정한다.

(4) 전원 스위치를 ON시키고 표 3-4와 같이 주파수를 가변하면서 LPF의 출력 레벨을 측정 기록한다(단, 입력은 5[VP-P]를 유지한다.).

[표 3-4] LPF의 입ㆍ출력 특성 측정

입력 주파수[Hz]

10

30

100

300

1000

3000

10k

출력 전압[Vp-p]








(5) LPF 블록 외부에 있는 CL를 점선대로 연결한 후 실습절차 (4)에서와 같이 반복하여 기록한다.

(6) 실습절차 (4) 및 (5)의 데이터를 사용하여 그래프 용지에 같이 나타내고 비교한다. 그 차이가 무엇을 의미하는지 설명하라.

(7) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

4. 포획 범위의 결정

가. 실험 목적

PLL 시스템에서 포획 범위를 결정하고 그 동작상태를 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력 단자를 연결 코드를 사용하여 U-2990A Unit의 DC 입력에 연결한다.

(2) 을 PHASE DETECTOR에 연결하고, LPF OUT 단자는 VCO의 IN 단자에, 그라고 BCD 카운터는 VCO OUTPUT 단자에 연결시킨다. 분주용 BCD 스위치를 일단 "105"로 기준을 설정한다.

(3) 오실로스코프와 주파수 카운터를 VCO의 출력에 연결시킨 후 전원 스위치를 ON시킨다. 그리고 정상적인 측정이 되도록 계측기를 조정한다.

(4) BCD 스위치를 확실히 고정 범위 밖인 1.5[MHz]에 해당되는 "150"으로 설정한다.

(5) PLL 시스템의 루프 포획에 의해 VCO의 주파수가 변화될 때까지 점차 분주비를 감소시키면서 BCD 스위치 값에 따르는 측정된 주파수를 기록한다.

(6) 반대로 낮은 주파수 쪽으로 고정 범위 밖인 0.6[MHz]에 해당되도록 BCD 스위치를 "060"으로 설정한다.

(7) 루프가 포획되어 정상적인 출력 주파수를 지시할 때까지 분주비를 점차 올려가면서 그때의 주파수 지시를 기록한다.

(8) 측정된 데이터를 사용하여 고정 루프 주파수가 낮은 쪽에서 높은 쪽으로, 그리고 높은 쪽에서 낮은 쪽으로 잡히는 포획 범위를 각각 기록한다.

【참고】포획 범위는 위상 검출기의 출력에 따라 VCO의 주파수가 변하기 시작해 점차 대역 내로 들어오면서 정상적인 고정 루프가 되는 주파수 범위이다. 다시 말하면, 상한과 하한에서 고정이 벗어난 상태의 주파수로부터 점차 대역 내로 들어오면서 정상적인 PLL이 되기 시작한 상ㆍ하한 사이의 주파수 범위를 말한다.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

5. 고정 범위의 측정

가. 실험 목적

PLL 시스템에서 고정 범위를 결정한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력 단자를 연결 코드를 사용하여 U-2990A Unit의 DC 입력에 연결한다.

(2) 을 PHASE DETECTOR에 연결하고, LPF OUT 단자는 VCO의 IN 단자에, 그라고 BCD 카운터는 VCO OUTPUT 단자에 연결시킨다. 분주용 BCD 스위치를 일단 "105"로 기준을 설정한다.

(3) 오실로스코프와 주파수 카운터를 VCO의 출력에 연결시킨 후 전원 스위치를 ON시킨다. 그리고 정상적인 측정이 되도록 계측기를 조정한다.

(4) BCD 스위치를 "105"로 설정해 놓는다. 여기서, 가 정확하다면 VCO의 출력 주파수는 1.05[MHz]가 되어야 한다. VCO 출력 주파수가 더 이상 BCD 스위치의 변화를 따라오지 못하는 직전까지 카운터의 분주비를 점점 증가시킨다. 그리고 이때의 분주비와 측정된 VCO의 출력 주파수를 표 3-5의 고정 상한 주파수란에 기록한다.

(5) BCD 스위치를 다시 "105"로 한 후, VCO의 출력 주파수가 고정되지 않는 하한 주파수가 될 때까지 BCD 스위치를 점점 내리면서 고정 하한 주파수를 표 3-5의 고정 하한 주파수란에 기록한다.

【주의】 실험절차 (4)에서 BCD 스위치에 의해 주파수를 변경할 때 주의 할 것은 변경 중 포획 범위를 벗어나는 일이 없도록 하여야 한다. 예를 들면, "105"에서 "120"으로 변경할 때 105→125→120으로 하지 말고 105→100→120으로 바꾸어 나아간다. 여기서, "125"로 되는 경우 포획 범위를 상한을 벗어날 수 있기 때문이다. 포획 범위는 고정 범위보다 항상 좁은 것이 보통이다. U-2990A Unit의 포획 범위는 대략 0.8[MHz]∼ 1.3[MHz] 이다.

[표 3-5] 고정 범위의 측정


분 주 비

출력 주파수[MHz]

고정 상한 주파수



고정 하한 주파수



(6) 실습절차 (4) 및 (5)의 결과를 사용하여 U-2990A Unit의 고정 범위를 결정하라.

(7) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

6. 위상 검출기와 오차 신호

가. 실험 목적

PLL 회로에서 위상 비교 검출기의 역할과 오차 신호를 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력 단자를 연결 코드를 사용하여 U-2990A Unit의 DC 입력에 연결한다.

(2) REFERENCE OSCILLATOR와 VARIABLE OSCILLATOR 그리고 오실로스코프를 그림 3-15와 같이 연결하고 VARIABLE OSCILLATOR는 일단 1,000[Hz]가 출력되도록 조정한다.

(3) 디지털 멀티메터를 그림 3-15와 같이 연결하여 LPF 출력 단자의 DC 전압을 측정할 수 있도록 한다.

(4) 전원 스위치를 ON시키고 모든 계측기들을 ON시킨다. 그리고 계측기들을 조정하여 파형과 전압 등이 측정되도록 조정한다.

(5) VARIABLE OSCILLATOR의 출력(TP-1)을 표 3-6에서 주어진 주파수로 변경시키면서 그때의 파형(TP-2)과 LPF의 출력 전압을 측정한다.

【참고】가능하면 저주파 주파수를 좀더 세분, 즉 965, 970, 975, 980 ㆍㆍㆍㆍㆍㆍ1000 그리고 1005, 1010, 1015 등으로 변경시키면서 오차 신호의 출력 전압을 측정하여 본다.

(6) 주파수에 따라 위상 비교기의 출력 파형이 어떻게 변하는지를 확인하고, 또한 실험 절차 (5)의 결과를 사용하여 입력 주파수-대-오차 신호의 변화 특성을 설명한다.

[표 3-6] 입력 주파수-대-오차신호의 측정

TP-1 주파수[Hz]

960

980

1000

1020

1040

LPF 출력전압[V]







TP-2 파형






(7) 실험절차 (6)의 방법으로 의 입력을 보다 넓은 범위로(즉, 600[Hz]∼1,400[Hz]) 변경시키면서 오차 전압을 측정하고 이때의 값을 그래프로 나타낸다. 그리고 입력 주파수에 대해 오차신호 출력 전압이 직선적으로 나타나는 입력 주파수 범위를 결정한다.

(8) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다. 그리고 장비들은 각각 보관장소에 두도록 한다.


제 4 장 Digital Frequency Synthesizer

제 1 절 디지털 주파수 합성기의 설계 이론

주파수 합성기(frequency synthesizer)는 주파수 혼합기(frequency mixer)나 주파수 변환기(frequency converter)와는 다른 의미이다. 이것은 기본적으로 PLL 회로에 의해 구성되며 피드백 계통에 프로그래머블 2진 카운터나 10진 카운터 등의 분주기를 두어 임의의 주파수를 얻을 수 있게 하는 회로이다. 따라서, 이 피드백 계통의 분주기를 어떤 방법으로 하는가에 따라 출력 주파수의 분해능이 결정된다.

앞서 제3장에서 설명된 PLL에서는 크리스털 소자에 의한 발진기가 아닌 LC 발진기를 가지고 어떻게 크리스털 소장에 의한 발진기와 다름없는 안정된 주파수를 얻을 수 있는가 하는 데에 기본적인 실험 목적이 있었고, 이 주팟 합성기에서는 PLL 기능과 함께 피드백 계통의 분주 회로를 어떠한 방법으로 하면 출력 주파수를 세분할 수 잇고 희망하는 주파수를 얻을 수 있는가 하는데 그 목적이 있다.

1. 주파수 합성의 직접 방법

이 방법은 그림 4-1과 같이 분주기에서 직접 VCO의 주파수를 받기 때문에 프로그램머블 분주기의 주파수 응답은 VCO의 발진 주파수를 충분히 만족시켜야 한다. 따라서, 이 방식은 주파수 조정 단위가 낮고 또한 일반적으로 수 10[MHz] 이하의 회로에서 사용된다.

그림 4-1에서 주파수 계산은 식(4-1)과 같다.

/△f, (4-1)

여기서, : 출력주파수, : 주파수 스텝(채널간 스페이스)

: 기준주파수, : 분주비

2. 프리스케일러 방법

이 방법은 VCO 주파수가 높을 경우 프로그램머블 분주기가 갖는 부담을 피하기 위해 VCO와 프로그램머블 분주기 사이에 고정 분주기인 프리스케일러(prescaler)를 두는 회로이다. 그러면, 프리스케일러에 의해 주파수가 낮아지므로 프로그래머블 분주기의 주파수의 특성이 양호하게 된다. 한편, 프리스케일러가 있는 분주비만큼 출력 주파수의 하위 분해능을 얻지 못하게 되는 단점이 있다. 즉 그 만큼 프로그램 피드백이 안 되는 것과 다름없는 것이다.

그러나, 그림 4-2와 같이 인 경우에서 을 프리스케일러와 동일한 분주비 로 하면 주파수 합성기의 출력 주파수는 프리스케일러가 없는 경우와 같이 하위 분해도를 가질 수 있다.

그림 4-2에서 주파수 계산은 다음과 같다.

(4-2)

만일, 에서 을 실행하지 않으면 이 된다. 여기서, 을 가변하는 경우 의 스텝에서 출력 주파수가 변화하므로 원하는 채널 스페이스 을 얻을 수 없다. 그러나, 의 프리스케일러를 사용하게 되면 분주비가

(4-3)

이 되므로 직접 방식과 같은 분주비를 얻는다.

3. 2개의 분주비를 갖는 프리스케일러 방법

프리스케일러 방법에서 채널간 간격은 세분하기 위해서는 그 만큼 기준 주파수도 낮아야 한다. 위상 비교기에 가해지는 주파수가 낮아진다는 것은 저역 통과 필터에서 보면 감쇠도가 적어진다는 것을 뜻하므로 루프계 전체의 S/N비가 나쁘게 된다. 이것을 피하기 위해 프리스케일러를 변형하여 기준 주파수를 내리지 않고 실행하는 방법이 있다. 이것은 그림 4-3과 같이 2개의 분주비를 갖는 프리스케일러를 사용하는 방법이다.

전 항의 프리스케일러 방법에서는 출력 주파수 가 됨을 알 수 있었다. 그러나, 채널 스텝의 분해도를 보다 더 낮게 하려면 큰 변화는 프로그래머블 분주기 로 실행시키고 다시 자릿수를 보충 계수 A로 보충하면 출력 주파수는

(4-4)

식(4-4)에 을 합하면

(4-5)

식(4-5)에서 A를 또한 하나의 프리스케일러로 프로그래머블 분주기로 할 경우 그림 4-3과 같은 블록도로 표현할 수 있다. 따라서, 프리스케일러는 K와 K+1의 분주비가 가능하게 된다.

4. 주파수 혼합 방법

이 방법은 프리스케일러 대신에 혼합기(mixer)를 사용해서 주파수를 오프셋 시키는 것이다. 여기는 루프 내에서 혼합기를 두는 혼합 강하(mixing down)방식과 루프 밖에 두는 혼합 상승(mixing up) 방식이 있다.

가. 혼합 강하 방식의 주파수 관계

(4-6)

여기서,

: 혼합 강하 또는 상승을 위한 국부 발진 주파수

나. 혼합 상승 방식의 주파수 관계

(4-7)

단,

이상과 같은 주파수 혼합 방법은 프로그래머블 분주기에 의한 루프 대역내의 주파수 채널 외에 혼합기에 의한 제2, 제3의 대역들을 얻을 수 있다. 그리고, 오프셋 주파수 은 위상 비교기 및 루프 필터(LPF)의 주파수 범위나 프로그래머블 분주기의 분주비와 관계없이 독자적인 주파수 대역을 결정할 수 있다.

그러나, 혼합기 방식은 많은 스프리어스(spurious)를 발생하므로 주파수의 선정이나 필터의 설계가 잘 되어야 한다.

5. 주파수 체배 방법

이 방법은 VCO 뒤에 주파수 체배기를 두어 출력 주파수 을 높이는 방식이다. 따라서, 그림 4-6 과 같이 M 체배가 될 경우 기준 주파수로 설정된 을 1/M로 분주하여 입력해야 한다.

이 방법의 주파수의 관계는 다음과 같다.

(4-8)

여기서, M 은 체배수이다.

6. 루프 필터

루프 필터는 저역 통과 필터로써 위상 비교기에서 생기는 고주파 성분을 제거시켜 주고 또한, PLL의 동기 특성이나 응답 특성을 결정하는 회로로써 회로는 간단하지만 주파수 합성기에서는 중요한 요소이다. 루프 필터의 대표적인 회로에는 form(lag) 필터, 래그-리드(lag-lead) 필터, 능동 RC 필터 등이 많이 사용된다. 그림 4-7은 대표적인 필터 회로의 예로써, 이들은 PLL 전체에서는 2차 지연특성을 나타낸다.

RC 필터의 전달함수는

(4-9)

이므로, PLL 전달 함수는

(4-10)

여기서, 로 놓으면

(4-11)

이 된다. 여기서, 은 루프의 특정 주파수, 는 감쇠율(damping factor)로써 PLL 특성을 결정하는 중요 요소가 된다

7. VCG(Voltage Controlled Generator) 회로

본 모듈의 주파수 합성기에 사용되는 VCG 회로는 전압 제어 발진 전용의 IC 4046를 사용하고 있다. 이 발진기는 멀티바이브레이터 방식의 발진기로써 DC 입력 0∼15[V]에서 대략 1[Hz]∼320[kHz] 범위의 출력 주파수를 얻을 수 있다.

제 2 절 주파수 합성기 Unit의 패널

Frequency Synthesizer Unit(model U-2990B)의 패널 구성은 그림 4-9와 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

1. 오차 신호 검출 회로

이 회로는 U-2990B Unit의 패널 상에서 루프 필터를 포함한 위상 비교기를 말한다. 그림 4-10은 RS 플립플롭을 이용하여 2개 입력 신호의 위상차 검출을 어떻게 하고 있는가를 나타낸다.

이 비교기에서는 구형파의 듀티 사이클에는 영향을 받지 않으며 입력 신호의 상승 에지 트리거에서 비교 출력이 나타나도록 되어 있다. 만일, 완전한 구형파가 아닌 경우에는 5[V] 점을 기준으로 하여 이보다 높을 경우 "+"로 그리고 낮을 경우는 "0" 레벨이 되도록 한다.

여기서, 그림 4-11의 루프 필터는 위상 비교기의 출력을 LPF에 의해 적분하여 평탄하게 하여 DC 전압으로 나타나게 하고 있다. 특히, 루프 필터의 회로 정수는 PLL의 포획 및 재고정과 응답 속도 등에 큰 영향을 준다. 즉, 루프 동적 특성에 결정적으로 작용을 하고, 고정 범위에는 직접적인 특성을 나타낸다.

2. VCG 회로

이 회로는 위상 비교기와 루프 필터(LPF)에 의해 얻어지는 오차 신호인 △V에 의하여 주파수가 제어되는 전압 제어 발진기(voltage controled generator)이다. 그림 4-12는 U-2990B Unit에 사용되고 있는 VCG 회로로써 위상 비교기 기능을 내장하고 있는 PLL 전용 IC이다. 이것의 발진 주파수 범위는 약 1[Hz]∼320[kHz]이다. 실제의 고정 범위는 1[Hz]∼255[kHz] 범위에서 발진 출력을 얻게 하고 있다.

3. 프로그래머블 2진 카운터

이 회로는 Digital Frequency Synthesizer에서 대표적인 명칭으로 주파수 합성 회로라고 한다. 여기서는 8-비트의 2진 카운터에 의해 VCG의 출력 주파수를 분주시킨 후 이를 위상 검출기에서 기준 신호 와 비교되도록 한다. 이 2진 카운터에 의한 분주 가능한 범위는 1, 1/2, 1/4, 1/8, … 1/28까지 이며, 8개 스위치에 의해 1/1∼1/255 내에서는 어떠한 정수든 임의의 분주비를 얻을 수 있게 한다.

4. 기준 주파수 발진기

기준 주파수 발진에는 고정 주파수 발진기와 가변 주파수 발진기가 있다. 이와 같이 두 개의 발진기가 있는 것은 루프 필터(LPF)와 함께 위상 검출기의 출력과 동작 특성을 알아볼 수 있게 하기 위한 것이다. 또한, 반복 모드로 동작시킬 경우 PLL의 위상 고정과 이것의 전달특성을 알아볼 수 있게 한다.

여기서, 고정 주파수 발진기는 1[kHz]이며, 가변 주파수 발진기의 출력 주파수는 300[Hz]∼3[kHz] 범위이다.

5. 주파수 카운터

이 카운터는 주파수 합성기에 직접적으로 필요한 기능은 아니다. 다만, 가변 주파수 발진기의 출력 주파수를 측정하기 위한 실험 보조 회로로써 측정 주파수 범위는 10[Hz]∼100[kHz]이다.

제 3 절 Frequency Synthesizer Unit의 회로도

Frequency Synthesizer Unit(model U-2990B)의 설계 회로도는 그림 4-14와 같다.

제 4 절 주파수 합성기의 실험

【계측기 및 실험 Unit 준비】

1. Digital 전압계 (또는 Digital Multimeter) : 1대

2. Frequency Counter(10Hz∼10MHz) : 1대

3. Function Generator (1Hz∼10MHz) : 1대

4. Oscilloscope (20MHz, Dual Trace) : 1대

5. Experimental Unit (U-2990B)

6. Power Module (U-2990P)

1. 위상 비교기 실험

가. 실험 목적

디지털 주파수 합성기에서 위상 비교기의 동작과 특성을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990B Unit의 DC 입력에 연결한다.

(2) 위상 비교기의 두 입력에 그림 4-15와 같이 FIXED FREQUENCY GENERATOR의 출력과 VARIABLE FREQUENCY GENERATOR의 출력을 연결한다. 그리고 주파수 카운터(또는 U-2990B Unit에 있는 주파수 카운터)의 입력을 가변 주파수 발진기의 출력에 있는 TP-1에 연결시킨다.

(3) 오실로스코프의 Y-1과 Y-2 입력 프로브를 PHASE COMPARATOR의 출력 TP-2와 LOOP FILTER의 출력 단자에 각각 연결하고, 또한 디지털 직류 전압계를 LOOP FILTER의 출력에 연결한다.

(4) 전원 스위치를 ON시키고 TP-2와 LOOP FILTER의 파형과 전압이 측정될 수 있도록 주파수 카운터와 오실로스코프를 설정한다.

(5) VARIABLE FREQUENCY GENERATOR의 출력 주파수를 FIXED FREQUENCY GENERATOR의 주파수와 같도록 조정한다. 그리고 표 4-1과 같이 두 발진의 주파수 사이에 편차를 주면서 LOOP FILTER의 출력 전압을 측정 기록한다. 또한, 오실로스코프의 출력 파형이 어떻게 변하는지를 확인하라.

[표4-1] 가변 및 고정 주파수 발진기의 주파수 편차에 따른 출력 전압

편차 주파수[Hz]

-10

-80

-60

-40

-20

0

+20

+40

+60

+80

+100

출력 전압[V]












(6) 1[kHz]의 파형이 오실로스코프의 화면에 5개정도 나타나도록 오실로스코프를 설정한 후, VARIABLE FREQUENCY GENERATOR의 주파수를 그림 4-16(a) ∼(c)와 하였을 때 REF. IN, COMP. IN, TP-2의 파형에 대한 타이밍 도를 작성한다.

(7) 다른 편차 주파수 즉 ±200[Hz], ±300[Hz]…… ±500[Hz]등에 대해서도 실습절차 (6)를 반복한다. 그리고 편차 주파수 20[Hz], 40[Hz], 60[Hz]등에 대해서도 반복한다.

(8) 실습절차 (5)의 결과를 사용하여 편차 주파수-대-출력전압의 변화를 그래프로 나타내고 직선적인 특성인지를 확인한다.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

2. VCG의 특성

가. 실험 목적

VCG 회로에 대한 V-F 특성을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력 단자를 연결 코드를 사용하여 U-2990A 및 U-2990B Unit의 DC 입력에 연결한다.

(2) 그림 4-17과 같이 계측기와 실습 Unit를 연결하고 U-2990A Unit에 있는 DC 0∼15V 조정기의 손잡이를 MIN.으로 한다.

(3) 전원 스위치를 ON하고, U-2990A Unit에 있는 DC 가변 전압 조정기를 표 4-2와 같이 조정할 때 출력 주파수를 측정하여 표 4-2에 기록한다. 그리고 이 값을 사용하여 VCG의 V-F 특성을 그래프로 나타낸다.

[표 4-2] VCG의 특성 측정

입력전압[V]

0

1

2

3

4

5

6

7

8

9

출력 주파수[kHz]











입력전압[V]

10

11

12

13

14

15

16

17

18


출력 주파수[kHz]











(4) 표 4-2의 결과를 사용하여 입력 전압에 대하여 주파수가 어떻게 변하는가(즉, 선형 또는 대수)를 확인한다. 그리고 확인된 변화비가 일정한 상태의 주파수 범위를 말하라.

(5) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

3. 프로그래머블 분주 회로

가. 실험 목적

프로그래머블 2진 카운터에 의한 분주 방법을 이해하고, 분주와 출력 주파수와의 관계를 안다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990B Unit의 DC 입력에 연결한다.

(2) 8-비트의 2진 카운터의 입력에 그림 4-18과 같이 함수 발생기를 연결하고 2진 카운터의 출력에는 주파수 카운터를 연결한다.

(3) 전원 스위치를 ON한 후 함수 발생기의 출력 주파수를 256[kHz] 구형파로 하고 출력 전압은 약 10[VP-P]가 되도록 설정한다.

(4) 프로그래머블 분주 회로의 모든 스위치를 ON 및 2진 카운터의 입력 주파수를 256[kHz]로 한 상태에서 출력 주파수(CLK OUT)를 측정 기록한다.

(5) B7의 스위치만을 OFF시킨 경우와 B7 및 B6 스위치를 모두 OFF시킨 경우의 출력 주파수(CLK OUT)를 각각 기록하라.

(6) 프로그램 스위치를 표 4-3과 같이 하면서 출력 주파수(CLK OUT)를 기록한다. 단, 입력 주파수는 256[kHz]로 한다.

(7) 표 4-3과 같이 2진 스위치를 ON 시키면서 출력 주파수(CLK OUT)가 1[kHz]가 되도록 2진 카운터의 입력 주파수를 조정하고 그 주파수를 기록한다.

(8) 표 4-3의 데이터가 무엇을 의미하는지 생각해 보고, 프로그램 스위치의 합성값과 2진 카운터에 입력되는 주파수와의 관계를 말하라.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

4. 주파수 합성기의 동작

가. 실험 목적

주파수 합성기의 동작을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990B Unit의 DC입력에 연결한다.

(2) Digital Frequency Synthesizer Unit를 그림 4-19와 같이 연결하고, 또한 디지털 전압계와 오실로스코프, 주파수 카운터를 연결한다.

(3) 2진 스위치를 모두 OFF한 후 표4-4와 같이 2진 스위치의 합성값이 1, 2, 3 ……으로 증가 되도록 ON시켜 가면서 VCG 출력 주파수가 고정될 때까지 증가시킨다. 그리고 고정된 주파수에서 표4-4의 해당하는 분주비의 VCG 입력 전압과 출력 주파수란에 측정된 전압과 주파수를 각각 기록한다.

(4) 2진 스위치를 모두 ON한 후 표 4-5와 같이 2진 스위치의 합성값이 255, 254, 253 …이 되도록 감소시키면서 VCG 출력 주파수가 고정될 때까지 감소시킨다. 그리고 고정된 주파수에서 표 4-5에 해당하는 분주비의 VCG 입력 전압과 출력 주파수란에 측정된 전압과 주파수를 각각 기록한다.

【주의】 8-비트의 2진 스위치로 분주 프로그래밍을 할 때 반드시 하위 비트로부터 상위 비트 쪽으로 변경시켜 나아가도록 한다. 이는 확실한 포획 범위를 알기 위함이다.

(5) 표 4-4와 4-5의 측정 결과를 사용하여 위상 고정의 VCG 입력 전압 범위와 출력 주파수와의 관계를 그래프로 나타내어라.

(6) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

5. 주파수 합성기의 응답 특성

가. 실험 목적

주파수 합성기에서 루프계에 존재하는 전달특성과 주파수 응답특성을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990B Unit의 DC입력에 연결한다.

(2) 실험 Unit와 필요한 계측기를 그림 4-20과 같이 연결한다. PHASE COMPARATOR의 REF.IN 입력에 FIXED FREQUENCY 1,000[Hz]를 연결한다.

3. 전원 스위치를 ON한 후 프로그래머블 분주의 2진 스위치 B4 및 B2만을 ON시키고 다른 모든 스위치들은 OFF한다. 그리고, PLL의 위상 고정이 되는지를 확인한다.

(4) PHASE COMPARATOR의 REF. IN에 VARIABLE FREQUENCY를 연결시키고, 1,500[Hz]로 설정한다. 이 역시 위상 고정 주파수 범위를 벗어나지 않는 주파수임을 알 수 있을 것이다.

(5) PHASE COMPARATOR의 REF. IN에 REP. OUT(Repeated Mode) 단자를 연결시킨다. 그리고, 오실로스코프를 보면서( 의 진폭은 약간의 차이가 있음) 어느 한 주파수만이 PLL이 이루어지는지를 확인한다. 필요하면 가변 주파수의 다른 주파수에 대하여도 실험하여 본다. (실험할 때, 2진 스위치 B0∼B7이 ON 되었는지를 확인하고 VARIABLE FREQUENCY GENERATOR는 3[kHz] 내외에 설정한다.)

(6) PLL 시스템은 오차 신호 검출회로 즉, 위상 검출기를 포함한 루프 필터 회로로 인해 입력 주파수에 따라 PLL의 응답 속도가 다르게 된다. 이상의 실험에서 주파수가 높을 경우와 낮을 경우에 PLL의 응답 속도는 어느 쪽이 더 바르게 이루어 질 수 있는가?

(7) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다. 그리고 장비들은 각각 보관장소에 두도록 한다.


제 5 장 PAM Multiplexer & Demultiplexer

제 1 절 PAM Multiplexer & Demultiplexer 설계이론

대부분 시분할 다중통신은 아날로그 신호나 디지털 신호를 PAM, PWM, PPM, PCM등의 변조 방식을 이용하여 실현된다. 여기서는 PAM을 이용한 시분할 다중화 회로를 설계하였다.

그림 5-1은 기본적인 TMD 시스템의 블록 다이어그램과 원리를 나타낸다.

여기서 몇 개의 입력 신호들은 LPF에 의해서 필터링 되고 연속적으로 표본화된다. 송신기에 있는 commutator는 1회전 당 각 입력으로부터 하나의 표본을 만든다. 따라서, 그 출력은 각각의 표본화된 신호들이 일정 시간을 두고 주기적으로 배열되는 PAM 파가 된다. 수신기에 있는 decommutator는 표본들을 분리 채널별로 나열하고 각각의 메시지 신호를 원래의 파형 질서로 복구하기 위해서 각각의 LPF를 통과하도록 한다.

각 표본화 채널의 정보가 다른 채널의 정보와 독립하여 유지하기 위해서 필요한 최소 대역폭은 표본화 이론에 의해서 결정된다. 표본화 이론은 모든 채널 신호의 최고 주파수 [Hz](기저대역의 대역폭) 이상의 대역에서는 스펙트럼을 갖지 않으며 즉 대역 제한된 신호에 대해 균일한 표본 시간 간격 과는 다음과 같이 정하고 있다.

(5-1)

이 조건은 표본화된 값으로부터 유일하게 복원될 수 있다는 것이다. 표본화 주파수 로 식(5-1)을 식(5-2)과 같이 표현한 관계를 Nyquist 기준이라 한다.

(5-2)

이와 같이 Nyquist 기준에 의해서 표본화된 신호들의 스펙트럼은 서로 겹치는 현상 즉, 얼라이싱(aliasing)이 발생하지 않는다. 따라서, 모든 입력이 LPF을 거쳐 동일한 대역폭 W 을 갖는다고 가정하면, commutator의 표본화 율은

(5-3)

또는 (5-4)

이다. 그러므로, 저역 통과 필터의 대역폭은 최소한 W= 을 만족해야 한다. 여기서, W는 저역 통과 필터의 3[dB] 대역폭을 의미한다.

입력으로부터 하나의 표본을 포함하는 시간 간격 을 프레임(frame)이라 한다. 그림 5-1과 같이 개의 채널을 다중화하는 시스템에서 송·수신 회로에서의 commutator와 decommutator는 표본화 간격 동안에 순차적으로 개에 해당하는 표본화 펄스를 배열시키기 위해서 의 속도로 이동한다. 따라서 M개의 입력 채널이라면 다중화 펄스열 사이의 간격은 가 된다. 따라서, 시간당 총 펄스 수는

(5-5)

이 되고, 이것을 TDM 신호의 펄스 율(pulse rate) 또는 신호 율(signaling rate)이라 한다. 두 입력 신호 가 저역 통과 필터를 통해 3[kHz]로 대역 제한되었다면, 표본화 이론으로부터 이 신호들은 6[kHz] 이상으로 표본화되어야 한다. 따라서 두 채널 시스템에서 최소한 12[kHz]의 클럭이 필요하다. 시분할 다중화된 PAM 파형을 그림 5-2에 나타내었다.

시분할 다중통신에서는 송·수신단 간에 적절한 동기와 정합이 이루어져야 한다. 이것은 수신단의 decommutator가 송신단 commutator에 동기 되어야 하고, 수신단에서 연속되어지는 표본화 펄스들이 적절한 시간에 각각의 출력 신호 채널로 분리되어져야 한다는 것을 의미한다. 실제로 신호의 동기화와 정합을 취하기 위해서 여러 기술이 사용되고 있다. 일반적으로, 신호의 매 프레임(frame)마다 동기 펄스를 삽입하는 방식이 많이 사용된다. 이 동기 펄스는 표본화 신호와 쉽게 구별되도록 PAM에서는 표본화 신호의 진폭보다 큰 진폭으로 하는 마커(maker) 펄스를 사용한다. 또는 진폭이 없는 스페이스(space)를 사용하기도 한다. 또, 수신단에서 필요한 타이밍 정보를 얻을 수 있도록 정현파를 보내는 방법이나 전송된 신호 펄스들에 대해서 시간을 평균하여 타이밍 정보를 얻는 방식이 있다.

그림 5-3(a)는 TDM 시스템의 송신기 블록도로 저역 통과 기저대역 필터를 포함하고 있다.

CW 변조에 앞서 기저대역 필터링은 그림 5-3(b)에 묘사된 것처럼 변조파 가 표본화 시간에 대응하는 표본값들을 지나가도록 평탄하게 만든다. 표본화 간격이 1/Mfs 이므로, 기저대역 필터는 대역폭 B=fs/2 을 갖는 LPF가 주기 Ts=1/fs 을 갖는 주기적인 표본화 x(kTs)로부터 x(t)을 복구하는 것과 동일한 방법으로 xb(t)을 만든다. 그러므로, 정보를 보내고 그 정보를 수신단에서 올바르게 복조하기 위해 실제로 얼마만큼의 대역폭이 필요한지를 결정해야 한다.

1. 시분할 다중화 PAM 송신의 원리

PAM을 이용하여 두 신호를 시분할 다중화 하는 방법은 그림 5-4와 같은 방법이 있다.

실제에 있어서는 그림과 같은 동작을 구현하기 위해 디지털 논리회로가 사용된다. 표본화 동작의 실현은 저주파에서 FET, 고주파에서 다이오드 링 표본기가 일반적으로 쓰인다. Commutator는 표본화될 채널(신호)의 순서와 동기화를 결정한다. 펄스를 발생기는 표본기를 구동하기 위한 좁은 펄스들을 만들어 내며 이 클록은 전 시스템에 필요한 타이밍을 결정한다.

그림 5-4에서는 commutator가 표본기 제어 펄스들을 제어하는 방법으로, 비록 채널 수만큼 표본기를 필요로 하나 그 자체가 디지털 논리회로에 적합하므로 많이 사용된다. 그림 5-5는 4채널 TDM을 위한 표본기 제어에 플립플롭을 사용하는 회로와 타이밍 다이어그램을 나타낸다.

2. 시분할 다중화 PAM 수신의 원리

송신측에서 시분할 다중화되고 필터링된 파형은 수신측에서 재표본화되고 적절한 채널로 분류되어야 한다. 일단 펄스들이 분리되면 표본화가 적용되며 신호의 아날로그 복원이 저역 통과 필터를 통해 이루어진다. 그림 5-6은 표본기의 표본-유지(sample-and-hold) 과정과 함께 시분할 다중화 PAM 수신단의 록 다이어그램을 나타낸다.

많은 수의 신호들이 PAM 시스템에서 함께 시간 다중화 될 때 표본 펄스의 폭은 표본간격에 비해 매우 좁게 만들어져야 한다. 이러한 상황에서 수신단에서의 최종 저역 통과 필터의 신호 전력은 필요한 곳에서 감소된다. 이것에 대한 대책으로 콘덴서가 부착된 표본화 스위치를 사용하는 것으로, 이를 표본-유지(sample-and-hold) 회로라 하며, 그림 5-7과 같다.

스위치는 특정한 채널이 표본화될 때 닫혀지고, 내부 임피던스 r이 작다면 콘덴서 전압이 스위치가 ON된 시간 τ동안에 입력 전압으로 변한다. 그러나, 부하 저항 R은 스위치가 열려졌다가(OFF) 다시 닫혀질 때까지 콘덴서의 전압을 유지하도록 높게 정해져 있다.

따라서, 표본-유지 회로는 단지 표본 시간에 일어나는 입력 값을 받아들이고 다음 표본화 시간까지 그 값을 유지한다. 이와 같은 계단파 신호 출력을 부드럽게 하기 위해 저역 통과 필터가 여기서도 필요하다. 표본-유지 회로의 사용으로 매우 효율적이고 높은 증폭이 필요 없으며 상대적으로 잡음이 없는 PAM복조기를 만든다. 표본-유지 회로는 선형 시변 시스템의 한 예이다. 또한, 회로에 따라서는 이런 형태의 회로는 좋은 신호 충실도를 갖기 위해 등화기가 필요하다.

제 2 절 PAM Multiplexer Unit의 패널

PAM Multiplexer Unit(model U-2990D)의 패널 구성은 그림 5-8과 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

1. 테스트 톤 발생기와 톤 출력 조절

이 4개의 Test Tone 발생기는 4개 채널의 TDM을 효과적으로 실습할 수 있도록 하기 위한 것으로 편의상 350[Hz], 700[Hz], 1,400[Hz], 2,800[Hz]의 주파수로 되어있다. 이들은 2,800[Hz]로부터 1/2씩 단계적으로 분주하여 얻고 있으며 일반적으로 전화통신의 음성 주파수 대역인 300[Hz]∼3000[Hz] 범위이다. 또한, 채널별 고정 주파수가 아닌 임의의 입력 주파수에 따른 실험을 할 수 있도록 300[Hz]∼3000[Hz] 범위의 가변 주파수 발진기를 갖고 있으며, 이는 그림 5-9(b)와 같이 Sine 및 Square Wave의 출력을 선택 할 수 있게 하였다.

그리고 각각의 Test Tone 발생기에 있는 출력 조절용 Dip 스위치는 표 4-1와 같이 1, 2, 3, 4의 합성값에 의해 출력 전압이 조절되도록 하였다.

2. 입력 증폭기와 BPF

이 회로는 각 채널별로 입력 신호를 증폭하고 대역 통과 필터에 의해 일정한 주파수 대역만 통과시킨다. 이는 표본화된 값이 복원될 수 있도록 하고 아울러 입력 최대 주파수 fm≤fs/2을 만족하게 하기 위해서이다. 여기로, fm은 최대입력 주파수, fs는 표본 주파수를 말한다. 또한, 입력 신호의 과도한 진폭을 제한시켜 주므로 통화 신호와 동기 신호가 같은 레벨이 되어 혼동되지 않게 하고, 누화를 방지하게 한다.

U-2990D Unit에서는 입력 신호(test tone)가 최대 10[VP P]이므로 사실 입력 증폭기는 필요하지 않을 수 있지만 납은 입력 레벨이 있다는 가정에서 기본적인 회로를 두고 있다.

3. 타이밍 발생 선택

시분할 다중화를 위한 타이밍 발생기(timing generator)부분은 그림 5-10에서 그 블록도를 나타내고 있다. 회로를 블록별로 보면 기본적인 클록 발생기와 채널 수에 따라 차례로 표본 신호를 얻게 하는 링 카운터, 그리고 각 채널의 1회전 표본이 끝날 때마다 다시 시작점을 갖게 하는 프레임 할당 신호(frame alignment signal) 발생기 및 수신시 송신 표본 속도와 같은 신호 복원 속도를 갖게 하기 위한 동기로서 신호 발생기로 이루어져 있다.

여기서 동기로서 신호는 그림 5-11(c)에서 보여주는 것과 같이 표본화 신호보다 더 (+) 전위에 실리고, 프레임 동기 신호는 0[V] 위치까지 내려가게 하고 있다. 이 U-2990D Unit에서는 실험시 음성 주파수를 표본화할 때 표본 속도에 따른 특성의 변화를 알아보기 위해 클록 주파수를 변경할 수 있도록 하였다. 이는 Fast시 40[kHz] 그리고 Low로 했을 시 20[kHz]로 전환된다.

4. 채널 스위치

이 회로는 그림 5-10에서 보여주고 있는 것으로, 표현은 기계적인 스위치와 같이 표시하고 있지만 실제로는 IC로 된 아날로그 스위치를 사용하고 있다. 여기서, 각 채널 상 표본화 속도가 1/8,000[sec]로 ON/OFF가 되고 있으므로 역시 기계적인 접점으로는 불가능한 것이다.

5. 프레임 할당과 동기 신호의 삽입

그림 5-11(a)은 표본화된 신호에 동기신호의 삽입을 보여주는 블록도이고, 그림 (c)은 동기 펄스가 삽입된 다중화 출력 신호를 보여주고 있다.

제 3 절 PAM Multiplexer Unit의 회로도

PAM Multiplexer Unit(model U-2990D)의 설계 회로도는 그림 5-12와 같다.

제 4 절 PAM Demultiplexer Unit의 패널

PAM Demultiplexer Unit(model U-2990E)의 패널 구성은 그림 5-13과 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

1. 입력 증폭기

이 입력 증폭기는 PAM 다중화된 신호가 전송되는 도중에 손실되어 약화된 것을 보상 증폭하고 또한 동기 신호를 분리할 수 있는 레벨이 되도록 증폭한다.

2. 동기 신호 검출 회로

여기에는 표본 동기 신호 검출기와 프레임 동기신호 검출기가 있으며, 이 검출 신호는 그림 5-14와 같이 링 카운터로 입력되어 수신되는 다중화된 프레임 신호를 각 채널별로 다시 할당되도록 아날로그 스위치를 ON/OFF 시킨다. 이 순서는 그림 5-11에서와 같은 순서로 동기 되어 이루어지며 결국 본래의 Ch-1∼Ch-4의 신호가 재현이 되도록 한다.

그림 5-15는 그림 5-11(c)과 같이 다중화된 PAM의 TDM 신호에서 분리된 표본화 동기 신호와 프레임 동기 신호를 나타낸다.

3. 동기 펄스 억제기

이 회로는 다중화된 수신 회로로부터 동기 펄스가 그대로 통화 출력에 존재하게 되면 이것이 통화 신호에 잡음으로 나타나게 된다. 이를 방지하기 위해 일단 검출된 신호를 가지고 복원되는 통화 신호에는 나타나지 않도록 반대로 억압시켜 주는 회로이다.

4. LPF, AMP, BPF 회로

일반적으로 표본화된 신호는 아직 펄스 형태이므로 많은 스프리어스가 포함되어 있다. 이러한 신호를 연속적인 원래의 음성 신호 형태로 복원하기 위해서는 그림 5-17에서와 같이 표본-유지 회로와 함께 저역 통과 필터를 통과하게 함으로써 얻을 수 있게 된다. 따라서 출력 증폭기들의 입력에는 각각 표본-유지 회로와 LPF를 갖고 있다.

또한, 표본화 및 전송 경로 등에 의해 발생되는 통화 간섭(cross talk)을 유발하는 잡음 및 다른 주파수 대역 등을 사전 차단시키기 위해 대역 통과 필터를 갖고 있다.

5. 잡음 시뮬레이션 회로

이 회로는 PAM 시분할을 다중(TDM)화 전송에서 신호의 감쇠 및 잡음 영향에 대한 실험을 할 수 있게 한다. 특히, Demultiplexing시 신호-대-잡음비에 따라 복조의 기능과 재생 품질에 어떠한 결과가 생기는가를 알아볼 수 있도록 하는 부가적 회로이다. 이 회로의 잡음 발생 주파수의 스펙트럼은 그림 5-18과 같고 출력은 DC 7[V]+AC 5[VP P]이다.

제5절 PAM Demultiplexer Unit의 회로도

PAM Demultiplexer Unit(model U-2990E)의 설계 회로도는 그림 5-19와 같다.

제 6 절 PAM Multiplexer/Demultiplexer의 실험

【계측기 및 실험 Unit 준비】

1. AF Generator (10Hz∼100kHz) : 1대

2. Frequency Counter(10Hz∼10MHz) : 1대

3. Oscilloscope (20MHz, Dual Trace) : 1대

4. Experimental Unit (U-2990D & U-2990E)

5. Power Module (U-2990P)

1. 입력 증폭기의 주파수 특성

가. 실험 목적

입력 증폭기의 주파수 특성과 제한 특성을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990D Unit의 DC 입력에 연결한다.

(2) 그림 5-20과 같이 입력 증폭기의 주파수 특성을 실험하기 위해서 AF 발진기와 오실로스코프를 연결한다.

(3) 전원 스위치를 ON한 후 AF 발진기의 출력을 1[kHz] 3[VP P]로 하고 오실로스코프를 교정한 후, 입력 증폭기의 입·출력을 측정할 수 있도록 설정한다.

(4) Ch-1 AMP로부터 표 5-2에 주어진 주파수로 변경시키면서 출력 전압을 측정하여 표 5-2에 기록한다. 이때 오실로스코프는 AC로 한다.

[표 5-2] AMP의 주파수 특성(입력 : 3[VP P ])

입력 주파수[Hz]

10

20

30

50

70

100

200

300

출력전압[VP P]









입력 주파수[Hz]

0.5k

0.6k

1k

2k

3k

5k

7k

10k

출력전압[VP P]









(5) 4개 채널의 입력 증폭기의 주파수를 특성은 동일하게 설계되어 있다. 표 5-2 의 측정 데이터를 사용하여 증폭기의 주파수 특성을 그림 5-21의 그래프에 나타낸다.

(6) 입력 레벨에 의한 출력 제한 특성을 측정하기 위해서 표 5-3과 같이 입력을 가하면서 출력을 측정 기록한다.

[표 5-3] AMP의 출력 제한 특성

입력전압[VP P]

1

2

3

4

5

6

......

14

15

출력전압[VP P]










(7) 표5-3의 데이터를 사용하여 AMP의 출력 제한 특성을 그래프로 나타내어라.

(8) AMP의 입력에 U-2990D의 좌측 상부에 있는 가변 주파수 발진기의 출력을 구형파로 하여 연결한다. 그리고 주파수 가변기를 최대(약 300[Hz])에서 최대(약 3[kHz])까지 가변시키면서 오실로스코프에 의해 AMP의 입·출력 파형을 비교하여 본다.

만일, 입·출력 파형이 같지 않다면 그 이유를 설명하라.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

2. 전송 타이밍

가. 실험 목적

시분할 통신의 원리를 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990D Unit의 DC 입력에 연결한다.

(2) 그림 5-22와 같이 U-2990D Unit에 오실로스코프를 연결하고 CLOCK GENERATOR의 FAST-SLOW 스위치를 FAST로 한다.

(3) 전원 스위치를 ON하고 오실로스코프에 채널 분할을 위한 스위칭 파형이 나타나도록 설정한 후, Fo를 기준으로 Ch1, Ch2, Ch3, Ch4까지 상호 관계의 타이밍을 그림 5-23의 전송 타이밍 다이어그램을 참고하여 나타낸다.

【참고】오실로스코프의 Y-1 프로브를 Fo 단자에 연결시키고 입상 파형이 2개정도 나타나도록 설정한다. 그리고 Y-2 프로프는 Ch1 단자로부터 Ch4 까지 차레로 파형을 측정해 가면서 각 파형의 입상 시간을 Fo 입상시간을 기준으로 하여 그래프로 나타낸다.

(4) 오실로스코프의 Y-1 프로브를 TP-1에 연결하고, Y-2 프로브는 TP-2에 연결하여 파형을 동시에 측정하여 이를 타이밍 다이어그램으로 나타내어라.

(5) 각 채널별로 테스트 톤 출력을 증폭기의 입력에 연결시킨 후 모든 출력 조절 딥 스위치에서 2와 4만 ON시켜 놓는다.

(6) 오실로스코프의 Y-1 프로브를 TP-3 및 TX OUTPUT 단자에 연결하면서 이때의 파형을 나타낸다. 그리고 이 파형에서 프레임 할당 신호의 위치 즉, 타임 슬롯과 동기 펄스가 삽입된 위치를 말하라.

(7) CLOCK GENERATOR의 FAST-SLOW 스위치를 SLOW로 하고 실험 절차(6)에서와 같이 오실로스코프의 파형을 타이밍 다이어그램으로 나타낸 후 비교하여 본다. 여기서, 표본 주파수의 빠르고 느림의 차이가 어떤 결과를 가져오겠는가?

【참고】클록 선택 스위치는 FAST에서 40[kHz], SLOW에서 20[kHz]이다. PAM의 시분할을 위한 표본화 속도는 125[㎲](8[kHz])로 정하고 있다. 만약 5채널 TDM인 경우 정상 클록 속도는 8[kHz]×5채널=40[kHz]가 된다. 따라서, 클록 주파수가 20[kHz]인 경우 주파수 fs>2fm을 만족할 수 없을 것이다.

(8) 실험 결과를 가지고 채널 수, 1 프레임 시간, 동기 펄스간의 시간관계에 대해서 설명하라.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

3. PAM Multiplexer의 실험

가. 실험 목적

PAM 신호를 4 채널의 TDM으로 전송시키는 과정과 그 출력 신호의 형태를 안다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990D Unit의 DC 입력에 연결한다.

(2) 그림 5-24와 같이 각 테스트 톤을 각 채널 증폭기의 입력에 연결시킨다. CLOCK GENERATOR의 FAST-SLOW 스위치를 FAST로 한다. 그리고 테스트 톤 출력 조정용 Dip 스위치를 모두 아래로 내려놓아 출력이 나오지 않게 한다.

(3) 오실로스코프의 수평축은 그림 5-24와 같이 외부 트리거가 되게 연결하고, Y-1 프로브는 TX OUTPUT 단자에 연결한다. 그리고 오실로스코프의 프로브 입력을 DC COUPLING으로 한다.

(4) 전원 스위치를 ON하고 오실로스코프에 동기 펄스가 10∼12개 정도 나타나도록 설정한다.

(5) CH-1의 Dip 스위치 2를 ON하고 화면의 변화를 관찰하여 프레임 할당 신호, 동기신호, CH-1의 테스크 신호 등을 구분한다.

(6) CH-2의 Dip 스위치는 4를 ON, CH-3의 Dip 스위치는 4와 2를 ON, 그리고 CH-4의 Dip 스위치는 4, 3, 1을 ON한다. 이 때의 TX OUTPUT 파형을 그래프 용지에 그린다. (그림 4-25 참조).

【참조】실험절차 (5)와 (6)에서 각 채널의 입력은 표 5-4와 같다. 오실로스코프에 나타나는 다중화된 파형에 입력과 같이 차별된 진폭이 나타나는 지를 확인하라.

[표 5-4 ] 각 채널의 입력 전압

채널

CH-1

CH-2

CH-3

CH-4

입력 전압[VP P]

2

4

6

8

(7) 가변 주파수, 발진기의 주파수 조정 손잡이를 일단 Min.으로 하고, 출력을 정현파가 되게 한 후 그 출력을 CH-1의 AMP. 입력에 연결한다.

(8) 파형을 관찰하면서 주파수를 서서히 3[kHz]까지 올린다. 그리고 TX OUTPUT 출력 파형을 관찰하고, 입력 주파수에 대한 표본화 속도가 통화 품질(복조 품질)에 어떤 영향이 있겠는가 설명한다.

(9) 가변 주파수 발진기의 출력을 구형파로 하고 실험절차 (8)을 반복하면서 비교한다. (이 실습은 앞으로 수신기인 Demultiplexer와 함께 다시 실습을 하게 될 것이다. 이때에 통화 품질과의 관계를 실제로 경험하게 될 것이다.)

(10) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

4. 수신 타이밍

가. 실험 목적

PAM-TDM 시스템에서 송신 신호를 수신할 때, Demultiplixing 타이밍을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 2개의 DC 전원 연결 코드를 사용하여 U-2990D 및 U-2990E Unit에 있는 테스트 톤(F1∼F4)을 CH-1∼CH-4의 입력에 각각 연결한 후 출력 조절 Dip 스위치들을 모두 밑으로 내려놓는다.

(3) 오실로스코프의 Y-1 프로브를 U-2990D Unit의 TP-2에, Y-2 프로브를 RX INPUT 단자에 연결하고 전원 스위치들을 ON한다. 그리고 오실로스코프에 5∼8개 정도의 동기 펄스가 나오도록 설정한다.

(4) 실험절차 (3)에서 측정된 파형을 TP-2 단자에서 측정된 파형을 기준으로 타이밍 다이어그램 상에 나타내도록 한다. 그리고 Y-2 프로브를 수신기의 TP-3로 옮겨 이곳에서 측정된 파형도 함께 나타낸다.

(5) 오실로스코프의 Y-2 프로브를 U-2990E Unit의 링 카운터 스위칭 출력인 1∼4번 단자에 차례로 연결시키면서 TP-2에서의 파형을 기준으로 타이밍 다이어그램으로 나타낸다.

(6) 실험절차 (4), (5)에서 측정된 타이밍 다이어그램과 "2. 전송 타이밍" 실험에서 얻은 타이밍 다이어그램을 비교하고, 표본화 동기 및 프레임 동기로서 신호가 Multiplexing 및 Demultiplexing에서 어떤 역할을 하는지 설명한다.

(7) 오실로스코프의 Y-1 프로브를 U-2990D Unit의 TP-2에 연결시키고, U-2990E의 TP-3 단자를 접지 단자에 연결하여 프레임 동기 신호가 없는 상태에서 U-2990E 링 카운터의 출력 1∼4번 단자들의 파형을 차례로 측정한다.

(8) 실험절차 (7)에서 프레임 동기로서 신호 검출이 제대로 이루어지지 않을 경우 복조(Demultiplexing)가 어떤 상태에 있게 되는지를 설명한다. 만일, 표본화 동기 신호가 검출되지 않는 경우에 대하여도 생각해 본다.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

5. PAM Demultiplexer의 실험

가. 실험 목적

PAM 신호를 4개 채널의 TDM 전송 신호를 Demultiplexing하여 원래의 신호로 복조하는 과정을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 2개의 DC 전원 연결 코드를 사용하여 U-2990D 및 U-2990E Unit에 전원이 공급될 수 있도록 연결한다.

(2) 그림 5-26과 같이 U-2990D Unit의 TX OUTPUT 단자와 U-2990E Unit의 RX INPUT 단자를 연결한다. 그리고 U-2990E Unit에 있는 테스트 톤((F1∼F4)을 CH-1∼CH-4의 입력에 각각 연결한 후 출력 조절 Dip 스위치들을 모두 밑으로 내려놓는다.

(3) 그림 5-27과 같이 오실로스코프의 Y-1 프로브를 U-2990D Unit의 입력 단자에 연결하고, Y-2 프로브는 U-2990E의 CH-2 OUT에 연결한다. 또한, CH-2 출력을 U-2990P Power Module에 있는 Speaker에도 연결시켜 놓는다.

(4) 전원 스위치들을 ON시킨 후, U-2990D Unit에 있는 CH-2 Dip 스위치 2를 ON하고 오실로스코프에 파형이 나타나도록 설정한다. 이 때, PAM Multiplexer 입력과 PAM Demultiplexer 출력의 주파수와 파형이 일치하는가 확인한다.

(5) CH-2 Dip 스위치에 의해 테스트 톤 입력을 3[V], 4[V], 5[V]...10[V]까지 증가시키면서 오실로스코프 화면의 파형과 함께 스피커에서 나오는 음량이 커지는가 확인한다.

(6) 채널 CH-1, CH-3, CH-4에 대해서 실험절차 (4)∼(5)를 반복한다.

(7) U-2990D에 있는 FAST-SLOW CLOCK 스위치를 SLOW로 하고 실험 절차 (4), (5)를 행하면서 테스트 톤의 음질이 전과 같은가 확인해 본다. 그리고 실험절차 (6)과 같이 나머지 채널들에 대해서도 행한다. 만일, 테스트 톤의 음질이 나빠졌다면 "2. 전송 타이밍"의 실험절차 (7)와 [참고]을 생각해 보면서 그 이유를 설명한다. 특히, CH-4의 출력 음에 유의한다.

(8) 클록 스위치를 SLOW로 하고 오실로스코프의 Y-2 프로브를 U-2990E Unit의 RX INPUT로 옮겨 연결시킨 후, U-2990E Unit의 TP-2 단자를 접지시킨다. 그리고 오실로스코프에 나타나는 CH-2 OUT의 파형과 출력음이 정상인가 확인한다. 만약 정상이 아니라면 그 이유를 설명하라.

(9) TP-2 단자의 접지를 제거하고 대신 TP-3 단자를 접지시킨 후, 오실로스코프에 나타나는 CH-2 OUT 파형과 출력 음이 정상인가 확인한다. 만일 정상이 아니라면 그 이유를 설명하라.

(10) 다른 채널(CH-1, CH-2, CH-4)에 대해서도 실험절차 (7)∼(8)과 같이 행한다.

(11) U-2990D의 모든 채널(CH-1∼CH-4)의 Dip 스위치 3,4를 올려놓고 스피커를 PAM Demultiplexer의 출력인 CH-1, CH-2 CH-3, CH-4 OUT에 차례로 연결하면서 다른 채널의 주파수가 유입되는지를 확인한다.

(12) CH-1에 연결된 테스트 톤 연결 점퍼 선을 제거한 후 U-2990E의 CH-1 OUT에 오실로스코프의 Y-1 프로브를 연결하고 다른 채널의 주파수가 유입되는지를 확인한다. 그리고 나머지 채널(CH-2∼CH-4)에 대해서도 동일한 방법으로 누화 현상이 있는지 확인한다.

【참조】누화 현상은 여러 원인이 있겠지만 대개 임피던스의 정합이 안되거나 인접한 선로의 신호 레벨이 너무 높을 때 일어난다. 또한, 주파수가 높을수록 유도현상이 증가된다.

(13) 모든 전원 스위치를 OFF하고 연결 코드를 제거한다.

6. 신호 감쇠 및 잡음 영향

가. 실험 목적

PAM 다중화 신호의 전송 중에 발생하는 신호의 감쇠와 잡음 혼입이 통화 품질에 어떠한 영향이 미치는지를 안다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 2개의 DC 전원 연결 코드를 사용하여 U-2990D 및 U-2990E Unit에 전원이 공급될 수 있도록 연결한다.

(2) 그림 5-26과 같이 U-2990D Unit의 TX OUTPUT 단자와 U-2990E Unit의 RX INPUT 단자를 연결한다. 그리고 U-2990E Unit에 있는 테스트 톤(F1∼F4)을 CH-1∼CH-4의 입력에 각각 연결한 후 출력 조절 Dip 스위치들을 모두 밑으로 내려놓는다.

(3) 그림 5-28과 같이 오실로스코프의 Y-1 프로브를 U-2990E Unit의 RX INPUT 단자에 연결하고, Y-2 프로브는 TP-3 단자에 연결한다. 그리고 오실로스코프의 수평축은 외부 트리거를 시키기 위해 U-2990D의 Fo 단자에 연결한다.

(4) 전원 스위치들을 ON하고, 오실로스코프에 동기 펄스가 나타나도록 설정한다. 그리고 U-2990D Unit의 테스트 톤의 출력이 7[VP P]가 되도록 모든 채널의 Dip 스위치 3, 4를 ON한 후, 오실로스코프에서 PAM 신호가 정상적으로 전송되는지 확인한다.

(5) NOISE SIMULATOR의 잡음 감쇄기(Att.)를 시계방향 최대로 한 후 입력 감쇄기 손잡이를 일단 "80" 정도에 둔다. 그리고 잡음 감쇄기를 서서히 반시계 방향으로 돌려 잡음을 증가시키면서 Demultiplexing시 동기 오차가 있을 때까지 증가시킨다.

【참조】① NOISE SIMULATOR 회로의 입력 및 잡음 조절기는 감쇄기로 되어 있으므로 시계방향 최대에서 출력은 0이 된다.

② Demultiplexer에서 잡음에 의해 동기 손실이 생기게 되면 통화 품질이 저하되고 심하면 통화 불능 상태가 된다. 또한, 데이터 통신일 경우에는 전송 오류가 생기고 역시 심하면 통신 불능 상태가 된다.

(6) NOISE SIMULATOR 입력 Att.를 표 5-5와 같이 했을 경우 잡음에 의해 동기 손실이 발생하는 점에서의 잡음 Att. 의 위치를 기록하고, 그 데이터가 무엇을 의미하는지를 설명한다.

[표 5-5]신호 감쇠와 잡음의 영향

입력 Att.

100

80

60

40

20

잡음 Att.

(오류 발생 레벨)






(7) 스피커를 CH-1 OUT 및 다른 채널(CH-2∼CH-4)에 차례로 연결하면서 실습절차 (4)를 행한다. 그리고 어느 채널에서 보다 심하게 잡음에 의한 통화 품질 저하가 있는지도 확인한다.

(8) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다. 그리고 장비들은 각각 보관장소에 두도록 한다.


제 6 장 PCM Multiplexer & Demultiplexer

제 1 절 PCM Multiplexer & Demultiplexer 설계 이론

다중화 PCM이 다중화 PAM과 구분되는 것은 무엇보다 PCM에서는 표본화 및 양자화된 신호를 디지털 2진 코드로 부호화하는 것에 있다. 따라서, PCM은 전송 중에 신호의 감쇠나 어느 정도의 잡음에서도 신호 복원이 가능하므로 그 만큼 아날로그 신호 형태로 전송되는 통신에 비하여 정보전달 품질이 양호하게 된다.

여기서, 다중화 PCM은 편의상 4개 채널로 설계하였으며, 그 송·수신의 기본 원리는 그림 6-1과 같다.

다중화 PCM 시스템에 따라서는 그림 6-1과 다른 경우도 있으며 송신부의 TDM 실행에 앞서 각 채널별 A/D 변환을 먼저 실행시킨 후 다음 TDM 실행을 시키는 경우가 있다. 이때, 수신측에서도 먼저 TDM을 실행하고 각 채널별 D/A 변환을 하게 된다.

이와 같은 다중화 PCM을 이해하기 위해서는 먼저 PCM에 대해서 이해해야 한다. 그림 6-2는 PCM 송·수신의 개념도를 나타낸다. 이 과정에서 중요한 것은 TDM이 먼저 실행되든 A/D 변환이 먼저 실행되든 입력 정보 신호를 표본화할 때에 표본화의 속도는 정보신호의 최대 주파수에 최소한 2배 이상이 되어야만 수신에서 정보신호 복원을 정상적으로 할 수가 있다. 즉, PCM 입력 주파수의 최대 주파수를 fm 이라 할 때 최소한의 표본화 주파수 이 되어야 한다.

여기서, 만약 아날로그 입력 주파수가 300∼3,000[Hz]라고 한다면 여기에 주파수 간격을 두어 4,000[Hz]로 잡고 이때 표본화 주파수는 8,000[Hz](125 ㎲])가 된다. 이것을 프레임 동기 신호를 포함한 5채널의 TDM이 될 경우 전 채널에 대한 표본화 속도는 8,000[Hz]×5=40[kHz](25[㎲])가 된다. 또한, 양자화된 각 레벨을 8-비트 A/D 변환기에 의하여 부호화 될 경우, 비트 율에 의한 주파수 대역폭은 40[kHz]×8=320[kHz]가 된다. 이것은 4채널 다중화 PCM에서의 클록 주파수인 동시에 4채널 다중화 PCM의 주파수 대역폭인 것이다.

1. 시분할 다중화 PCM 송신의 원리

아날로그 신호로 된 다중 입력을 시분할 다중화 하기 위해서는 CH-1→CH-2→CH-3→CH-4 순으로 표본화하고 1 프레임이 끝나면 다시 CH-0(프레임 동기)을 시작으로 CH-1에서 CH-4까지 계속해서 표본-유지가 이루어진다. 그림6-3은 그 과정을 나타내며, 표본화 열은 시간적으로 그림(e)과 같다.

또한, 표본화된 신호는 양자화와 함께 A/D 변환기에서 디지털 코드화 즉, 부호화되며 그 원리는 그림 6-4와 같다. 즉, 하나의 표본화된 신호는 양자화 과정을 거쳐 8-비트의 A/D 변환기에 의해 그 정보를 디지털 값으로 나타내게 한다. 이것은 양자화된 최대 레벨이 28=256 단계로 분해 될 수 있음을 의미하는 것이다.

이상과 같이 프레임 동기와 함께 다중화 PCM 신호 비트들은 P/S 시프트레지스터를 통해 직렬로 나열되어 전송되게 된다. 실제 전송시는 이들 펄스 상태의 신호를 그대로 송신하기보다는 대개 FSK(Frequency Shift Keying), PSK(Phase Shift Keying) 또는 QPSK(Quaternary Phase Shift Keying)에 의해 송신되기도 한다.

2. 시분할 다중화 PCM 수신의 원리

앞에서 다중화된 PCM신호는 직렬 비트 열로 전송된다고 하였다. 그러므로, 수신기에서는 먼저 S/P 시프트 레지스터에 의해 다시 병렬 비트 열로 한 다음 이를 A/D 변환기에 의하여 아날로그 값의 진폭을 갖는 PAM 신호로 변환된다. 그리고 이것을 송신의 프레임 동기 신호에 동기되고 있는 채널 스위치에 의해서 Demultiplexing이 이루어지게 하고 있다. 그림 6-5는 송신에서 채널 순차로 표본화된 다중화 PAM 신호를 같은 동작의 채널 스위치에 의해 채널별로 재 할당시키는 동작을 나타내고 있다. 그림에서 CH는 프레임 재할당 중에 다음의 신호가 올 때까지 데이터를 충전에 의해 유지시키는 커패시터(holding capacitor)이다.

그림 6-6은 그림 6-3과 반대로 Demultiplexing으로 재현시키는 과정을 나타낸다. 그림 6-6에서 채널 스위치에 의해 Demultiplexing이 되면 출력 신호는 PAM 상태로 변환된다. 그러나, 그림 6-5에서처럼 채널 스위치 출력에 유지 회로가 있으므로, 그림 6-6의 각 채널별 Demultiplexing 파형은 점선과 같이 계단파로 나타나게 된다.

이와 같이 계단파 형태로 복조된 신호는 저역 통과 필터를 통과시킴으로써 그림 6-3의 각 채널 입력 신호와 거의 같은 파형으로 복원되어 출력된다.

제 2 절 PCM Multiplexer Unit의 패널

PCM Multiplexer Unit(model U-2990F)의 패널 구성은 그림 6-7과 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

1. 테스트 톤 발생기

이 Test Tone 발생기는 일반 전화 통신의 음성 주파수 범위인 300[Hz]∼3,000[Hz] 내에서 실험의 편의상 350[Hz], 700[Hz], 1,400[Hz], 2,800[Hz] 등 4개의 주파수로 출력되며 출력 레벨은 최대 5[VP P]이다. 이와 같이 주파수를 구분함으로써 4개 채널의 PCM-TDM 시스템 실험을 보다 효과적으로 진행할 수가 있다.

아울러 정현파를 구형파로 바꾸어 주는 회로를 갖고 있으므로 입력 주파수 대역 특성의 실험이 이 Unit 자체만으로도 가능하도록 설계되었다. 또한, DC 출력(±2[V], ±4[V])이 있으므로 PCM 과정을 시뮬레이션 하는데 도움이 될 것이다.

2. 입력 증폭기

이 증폭기 블록에는 LPF 및 진폭 제한기가 포함되어 있다. 여기서 음성 주파수 대역 이상인 3,000[Hz] 이상은 감쇠되므로 (실제 차단 주파수는 3,600[Hz]) 누화의 발생이나 표본화 과정에서 얼라이싱 현상이 생기지 않도록 하고 있다. 또한, 진폭 제한기를 두어 과도 입력에 의해 누화 현상이나 동기 오류 등이 발생하지 않도록 하였다. 이 증폭기의 최대 출력은 약 8[VP P]이다.

3. 시간 슬롯 발생기

이것은 프레임 동기를 신호와 4개 채널의 시간 슬롯과 함께 5개 채널을 순차적으로 스위칭시키게 하는 TDM 시간 발생기이다. 이 Multiplexing 시간은 그림 6-8과 같이 클록 발생기(clock generator에 의해 만들어진다.

4. 클록과 동기로서 발생기

이 클록 발생기는 5.12[MHz] X-tal 발진기의 출력을 회로 내에서 16분의 1로 분주하여 320[kHz]의 클록 신호를 얻고 있다. 이것은 "시간 슬롯 수 ×A/D 변환기의 비트 수 × 표본화 속도"로써, 5×8×8,000[Hz] = 320[kHz]로 계산된 것이다.

여기서, 8[Hz]의 클록 신호를 선택해 볼 수 있게 한 것은 표본화와 TDM을 위한 채널 인에이블 과정을 시각적으로 확인해 볼 수 있도록 시뮬레이션 효과를 갖기 위함이다.

5. 시간 슬롯 "0" 비트 패턴 발생기

이 블록은 채널 인에이블 "0"에 의해 TDM의 프레임 동기 신호를 주게 하고 있다. 그리고 이 시간 슬롯 "0" 비트 패턴은 진폭 입장에서 보면 가장 낮은 레벨 위치에 있게 된다. (그림 6-9 참조)

6. 아날로그 - 디지털 변환기

PCM에서는 아날로그 신호를 펄스 부호화하기 위해서 반드시 아날로그 신호를 디지털 신호로 변환하여야 한다. 여기서는 먼저 입력 아날로그 신호를 PAM 신호로 프레임 정렬시킨 후 이것을 8-비트의 A/D 변환기에 의해 디지털 신호로 변환하고 있다(PCM-TDM 방식에 따라서는 입력 신호를 각 채널 별로 먼저 A/D 변환시킨 후 다중화 하는 경우도 있음).

이 A/D 변환기는 Multiplexing되고 있으므로 역시 A/D 변환을 위한 타이밍도 같은 클록 신호에 의해 SOC(Start of Conversion) 또는 EOC(End of Conversion)이 이루어지고 있다.

7. 병렬-직렬 변환기

여기서 사용한 8-비트 A/D 변환기는 병렬 출력이 되므로 단일 전송 선로로 전송하기 위해서는 P/S 시프트 레지스터에 의해 병렬 신호를 직렬 신호로 바꾸어 주어야 한다. 이것은 또한 수신부에서 직렬화된 신호를 다시 병렬화시켜야 하므로 여기에 직렬의 시작 비트(start bit)가 미리 정해지지 않으면 수신에서 병렬 변화시 비트 정렬을 시킬 수가 없다. 따라서, "1111 1111"을 기점으로 Octet가 재구성되도록 한다.

8. 라인 드라이버

다중화 PCM 신호는 유선 또는 무선으로 전송된다. 그러므로, 전송에 적합한 레벨을 얻을 수 있도록 증폭 및 임피던스 정합이 되어야 한다.

제 3 절 PCM Multiplexer Unit의 회로도

PCM Multiplexer Unit(model U-2990F)의 설계 회로도는 그림 6-11과 같다.

제 4 절 PCM Demultiplexer Unit의 패널

PCM Demultiplexer Unit(model U 2990G)의 패널 구성은 다음 그림 6-12와 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

1. 라인 증폭기

이 증폭기는 일종의 기저 대역 증폭기로써 대역 통과 필터가 내장되어 있다. 이것은 동기 신호를 얻을 수 있도록 일정한 레벨 범위까지 입력 신호를 증폭한다.

2. 동기 검출기와 클록 발생기

동기신호 검출 회로는 그림 6-13과 같이 EOR 게이트를 사용하여 A, B 두 입력 사이에 약간의 히스테리시스를 갖게 하여 얻고 있다. 여기서 비트와 비트(즉, 펄스와 펄스)간의 시간에 따르는 기에 의해서 클록을 발생시키고 있다.

이때 클록 주파수는 송신에서와 같은 320[kHz]이며, 이것이 비트 동기 신호가 된다. 그리고 클록 스위치를 SLOW로 했을 경우는 8[Hz]이다. 따라서, 이때는 Demultiplexing의 진행을 시각적으로 시뮬레이션이 가능하다.

3. 직렬-병렬 변환기

다중화 PCM 신호는 8-비트로 코드화 되어있으며, 이것을 단일 전송로를 사용하여 전송하기 위해서 송신 측에서 8-비트 직렬 신호로 보내진다. 이를 복조하기 위해서는 S/P 시프트 레지스터를 사용하여 병렬 신호로 다시 변환해야 한다. 이를 위해서 그림 6-13의 동기 검출 신호에 동기된 클록에 의해서 직렬 신호를 병렬 신호로 변환되게 하고 있다.

4. 시간 슬롯 "0" 비트 패턴 인식과 프레임 동기

이 회로는 프레임 재할당을 하는데 필요한 시간 슬롯의 "0" 비트(프레임 동기 신호) 패턴을 재생한다. 이것은 프레임 동기신호에 해당하는 채널-0으로써 가장 하위 레벨인 옥텟(Octet) "1111 1111"로 된 디지털 신호를 검출함으로써 시간 슬롯 "0" 비트 패턴을 재생할 수 있게 한다.

시간 슬롯 "0" 비트 패턴 인식은 그림 6-15와 같이 8-비트 디지털 비교기 IC를 사용하고 있다. 또한, 여기에는 채널-0 인에이블 신호의 피드백에 의해서 시간 슬롯 "0"의 옥텟이 바른지를 확인하고 프레임 정렬 오류가 발생하지 않도록 한다.

5. 데이터 래치와 D/A 변환기

데이터 래치는 비트 카운터의 출력에 따라 정확한 시간에 D/A 변환이 이루어지도록 하기 위한 기능이다. 즉, S/P 시프트 레지스터에 입력되는 신호를 비트 병렬로 시프트시키는 도중에는 D/A 변환이 일어나지 않도록 하는 것으로, 래치 인에이블 신호에 따라 새로운 데이터로 바뀌기 전까지 래치(유지)시켜 준다. 그림 6-16은 본 Unit에서 사용하고 있는 8-비트 D/A 변환기이다. 이 출력은 아직 4채널의 프레임 정렬이 안된 신호 열인 것에 유의한다.

6. 시간 슬롯 카운터와 순차 스위치

이 회로에서는 시분할 다중화 되기 이전과 같이 다중화된 표본화 신호를 재 정렬시켜주는 회로이다. 즉, 그림 6-17과 같이 표본화 때와 같은 주기를 갖고 Ch0를 기준으로 Ch1에서 Ch4까지 각 채널에서 표본화되었던 신호를 각 채널의 제 위치에 재 정렬을 시키게 된다. 따라서, 그림 6-17(b)과 같이 신호의 재 정렬은 1/fs 의 간격을 갖게 된다.

회로에서 1/fs = 125㎲이고, 이것은 결국 4개 채널을 갖고 있는 다중화 신호의 1 프레임 주기가 된다. 이들은 비트 동기 신호인 320[kHz]를 8과 5로 나눈(즉, 8-비트와 5채널)주파수의 주기이다. 그리고 순차 스위칭 때 아날로그 값을 유지시킬 수 있는 시간은 최대 1/M·fs이내가 된다.

7. 출력 증폭기

이 증폭기는 그림 6-18과 같이 LPF, AMP, BPF 등으로 구성된다. 여기서 LPF는 그림 6-17(b)에서와 같이 De-multiplex 되었지만 아직은 자연스러운 아날로그 신호라고 볼 수가 없다. 단지, 양자화된 표본-유지된 신호의 정렬에 지나지 않는다. 따라서, 이 정렬된 신호가 AMP 입력의 유지 커패시터(hold capacitor)와 적당한 시정수의 LPF를 통과함으로써 아날로그 신호로 복원된다. 이때, 감소되는 레벨은 증폭기에 의해 최대 3[VP P]까지 증폭된다. BPF는 각 채널 특성에 따라 다른 채널의 간섭을 제거하는 기능을 한다.

제 5 절 PCM Demultiplexer Unit의 회로도

PCM Demultiplexer Unit(model U-29990G)의 설계 회로도는 그림 6-19와 같다.

제 6 절 PCM Multiplexer/Demultiplexer의 실험

【계측기 및 실험 Unit 준비】

1. AF Generator (10Hz∼100kHz) : 1대

2. Frequency Counter(10Hz∼10MHz) : 1대

3. Oscilloscope (20MHz, Dual Trace) : 1대

4. Experimental Unit (U-2990F, U-2990G, U-2990E)

5. Power Module (U-2990P)

1. 테스트 톤과 입력 증폭기의 특성

가. 실험 목적

Test Tone의 사용과 입력 증폭기의 특성을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990F Unit의 DC 입력에 연결한다.

(2) 그림 6-20과 같이 AMP에 Test Tone들을 연결하고, 오실로스코프의 Y-1 프로브는 AMP의 입력 단자에, Y-2 프로브는 AMP의 출력 단자에 각각 연결한다.

(3) Test Tone은 출력 조절기들을 일단 시계방향 최대로 돌려놓는다. 그리고 전원 스위치들을 ON한 후, CH-1 AMP의 입력과 출력 파형이 나타나도록 오실로스코프를 설정한다. 그리고 오실로스코프에 나타난 AMP의 입·출력 파형이 일그러짐이 없는가 확인한다.

(4) 만약 출력 파형의 상하 첨두 부분에서 제한된 파형이 되어 있다면, 출력 파형이 정현파로 나타날 때까지 Test Tone 출력 조절기를 서서히 반시계 방향으로 돌려준다.

(5) 나머지 채널에 대해서도 실험절차(3)∼(4)을 행하여 Test Tone의 출력을 조정해 놓는다. 그리고 오실로스코프를 레벨 교정된 상태에서 제한 레벨이 몇 [V]인지를 확인한다(약 8[VP P]이면 정상임).

【참조】이상의 출력 조절은 앞으로 모든 실험이 끝날 때까지 다시 되풀이 조절이 되지 않도록 주의한다.

(6) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

2. Multiplexing 타이밍

가. 실험 목적

PCM 다중화 과정의 시간 슬롯, 프레임 동기, 기타 클록 신호등의 상호 관계를 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990F Unit 의 DC 입력에 연결한다.

(2) 전원 스위치들을 OFF한 상태에서 실험의 편의상 Test Tone은 CH-1과 CH-4에만 연결시켜 놓는다. 그리고 실험 Unit의 우측 상부에 있는 클록 스위치를 FAST(320[kHz])로 한다.

(3) 그림 6-21과 같이 각 타이밍 출력 단자들에 오실로스코프의 프로브들과 주파수 카운터를 연결한다.

(4) 전원 스위치를 ON하고 오실로스코프의 화면에 시간 슬롯 입상 파형이 7∼8개 정도가 나타나도록 설정한다.

(5) 그림 6-22의 타임 차트에 Ch()를 기준으로 Ch1∼Ch4까지의 파형을 시간적으로 나타내어라. 이때, 오실로스코프의 수직 동기 Source는 프로브 Y-1의 입력에 의해 이루어지도록 한다.

(6) 오실로스코프의 Y-1 프로브는 그대로 두고 Y-2 프로브를 TP-1, TP-2, TP-3에서 각각 파형을 측정하여 그림 6-23의 타이밍 다이어그램에 나타낸다.

(7) 측정된 타임 차트를 가지고 각 요소의 시간들이 어떤 상호 관계가 있는 지를 설명하라.

(8) TP-4에서 측정된 클록 주파수가 320[kHz]가 되는지를 설계 계산식으로 증명하라. 여기서, 표본화 주기는 125[㎲]이다. 이것은 채널의 최대 대역 주파수를 4[kHz]로 하고 있는 경우이다.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

3. 표본-양자화와 A/D 변환기

가. 실험 목적

아날로그 신호를 시간 슬롯에 따라 표본화, 양자화 하여 A/D 변환기에 의하여 디지털 신호로 변환되는 과정을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF시킨 상태에서 DC 전원을 출력을 연결 코드를 사용하여 U-2990F Unit의 DC 입력에 연결한다.

(2) 전원 스위치들이 OFF된 상태에서 그림 6-24와 같이 각 채널의 입력에 +4[V], +2[V], -2[V],-4[V]를 연결하고, 실험 Unit의 우측 상부에 있는 클록 스위치를 FAST로 한다.

(3) 오실로스코프의 Y-1 프로브를 TP-4에, Y-2 프로브를 TP-1에 연결하고 전원 스위치들을 ON시킨다. 그리고 Y-1 입력에 의해 수직 동기가 잡히도록 한 후, TP-4 클록 펄스가 8∼10개정도 나타나도록 오실로스코프를 설정한다.

(4) 그림 6-25의 타임 차트에 클록 파형을 기준으로 하여 TP-1의 파형을 나타낸다. 그리고 각 채널의 DC 입력 레벨과 TP-1에서 나타나는 PAM 다중화된 파형에서 Ch1∼Ch4를 각각 분리하여 본다.

(5) 오실로스코프의 Y-1 프로브를 TP 2에 연결하고, Y-2 프로브는 TX OUTPUT 단자에 연결하여 측정된 파형을 그림 6-26의 타임 차트에 그린다. 그리고 이 타임 차트에 나타낸 파형에서 채널별 DC 입력에 따른 양자화 값에 해당하는 비트 열을 찾아내어 보아라.

(6) 클록 스위치를 SLOW로 하고 실험절차 (5)를 행하면서 실험 Unit에 있는 LED(시간 슬롯의 5개 및 A/D 변환기의 8-비트 병렬 출력 8개)들에 의한 이 PCM Multiplexer의 동작 순차에 대하여 이해한다.

(7) 각 채널 입력에 연결된 DC를 CH-1부터 차례로 제거시키면서, A/D 변환기의 출력 LED를 관찰한다.

그리고, CH-1∼CH-4까지 모든 채널에 입력이 전혀 없을 때 LED의 동작이 실험 결과와 같게 되는 것에 대하여 설명하여 보아라.

(8) 클록 스위치를 다시 FAST로 하고, 오실로스코프의 연결이 실험절차 (5)에서와 같은 상태에서 측정된 파형을 타임 차트로 나타내어 비교하여 본다.

(9) 지금까지 실험에서 시분할에 의해 표본화, 양자화된 레벨들이 A/D 변환기에서 디지털 값으로 변화되기까지의 과정들을 이해할 수 있었을 것이다. 실험에서 TP-2의 SOC(Stat of Conversion), TX OUTPUT의 상호 관계를 타임 차트로 나타내 본다.

(10) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

4. 동기 검출과 프레임 동기 제어

가. 실험 목적

4채널의 PCM 다중화 신호를 수신할 때 동기신호 검출, 클록 신호 발생, 그리고 프레임 동기의 동작을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 2개의 DC 전원 출력 코드를 사용하여 U-2990F 및 U-2990E Unit의 DC 입력에 연결한다.

(2) 그림 6-24와 같이 U-2990F 및 U-2990G를 연결하고, 송신부의 TP-4에 오실로스코프의 Y-1 프로브를, 수신부의 TP-2에 Y-2 프로브를 연결한다. 그리고 클록 스위치는 송·수신 모두 SLOW로 내려놓는다.

(3) 전원 스위치를 ON시키고 먼저 수신부에 있는 TAME SLOT COUNTER의 채널 인에이블을 표시하는 LED들이 1 프레임의 시간차를 갖고 송신부에서 표시되는 것과 같게 안정되기까지의 과정을 관찰한다. 여기서, 클록이 동기되어 수신 프레임 정렬이 안정되기까지는 비록 짧은 시간이지만 약간의 시간이 걸리게 됨을 관찰할 수 있을 것이다.

(4) 만약 관찰의 기회를 놓쳤다면 송신부 출력(TX OUTPUT)과 수신부 입력(RX INPUT)을 연결하는 선을 잠깐 제거했다가 다시 연결시키면서 몇 번이고 반복해 본다.

(5) 송신부 및 수신부의 클록 스위치를 모두 FAST로 하고 오실로스코프에 나타난 파형을 타임 차트에 그려 놓는다.

(6) 실습절차 (4)의 상태에서 송신부 TX OUTPUT와 수신부 RX INPUT를 연결한 선을 잠시 제거한 상태에서 수신부 TP-2에 연결된 프로브 Y-2의 클록 신호 파형이 안정되고 있는 지를 확인한다. 만일, 불안정하다면 그 이유를 설명해 보아라.

(7) Y-2 프로브를 수신부 TP-3, TP 4에 각각 연결하면서 그 때의 파형을 Y-1 프로브 파형을 기준으로 그림 6-27의 타임 차트에 나타내어라. 송신부 TP-4의 주파수는 수신부 TP 3의 40배가 된다. 그 이유는 무엇인가?

(8) 오실로스코프의 Y-1 프로브를 수신부 TIME SLOT COUNTER 블록의 0번 단자로 옮겨 연결하고, Y-2 프로브는 나머지 1∼4번까지 연결해 가면서 파형을 측정하여 그림 6-28의 타임 차트에 나타낸다. 이 때, 오실로스코프는 동기는 Y-1 신호에 의한다.

(9) 그림 6-29는 BIT COUNTER에 있는 (패널에서는 나타내지 않음) 입력 로직을 나타내고 있다.

TIME SLOT "0" BIT PATTERN DETECTOR와 BIT COUNTER의 기능에 대하여 설명하라.

(10) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

5. 데이터 래치와 D/A 변환기

가. 실험 목적

PCM 다중화 신호의 수신 과정에서 S/P 시프트 레지스터에서 출력되는 8-비트 병렬 데이터가 D/A 변환기를 통해 PAM 형태로 출력되는 것을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 2개의 DC 전원 출력 코드를 사용하여 U-2990F 및 U-2990G Unit의 DC 입력에 연결한다.

(2) 그림 6-30과 같이 U-2990F 및 U-2990G Unit를 연결하고 클록 스위치를 모두 SLOW로 내려놓는다. 그리고 오실로스코프를 그림 6-30과 같이 연결시키고 Y-1 프로브 입력에 의해 수직동기가 잡히도록 설정한다.

(3) 전원 스위치들은 ON한 다음 송신부의 A/D 변환기 출력에 있는 8개의 LED에 표시한 데이터가 1 프레임 후에 수신부의 D/A 변환기 입력에 있는 LED에 같은 데이터가 표시되는지 확인한다. 이것은 송·수신이 같은 데이터를 주고받고 있음을 의미한다.

【참고】PCM 신호는 디지털 신호이므로 데이터가 갖고 있는 아날로그 값은 전송 중 약간의 신호 진폭이 감쇠되더라도 그 값은 변하지 않는다.

(4) 송·수신 Unit에 있는 클록 스위치를 FAST로 올려놓는다. 그리고 TP-4에 연결된 오실로스코프의 Y-1 입력의 입상 파형이 8∼10개정도 나타나도록 설정한 다음 Y-1 입력 파형을 기준으로 하여 TP 5의 Y-2 파형을 그림 6-31의 타임 차트에 나타낸다.

(5) 그림 6-31의 타임 차트에 나타난 TP-5 레벨에서 송신부 CH-1∼CH-4에 입력되는 DC 레벨 중 해당 채널의 레벨을 찾아 각 레벨에 채널번호를 기입한다. 여기서, 유의할 점은 TP-5에 나타난 파형은 여전히 Demultiplexing 되지 않은 PAM 상태이라는 것이다.

(6) 송신부(U-2990F Unit)의 채널 AMP 입력에 DC 대신 각각의 Test Tone을 연결한다. 그리고 이때의 오실로스코프의 화면을 보면서 왜 실험절차(4)와 같지 않은지를 설명하라.

(7) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

6. PCM Demultiplexing의 실험

가. 실험 목적

시간 슬롯 카운터와 D/A 변환기로부터 출력되는 PAM 신호를 순차 스위치에 의해 재정렬되는 Demultiplexing의 동작을 이해한다.

나. 실험 절차

(1) Power Modulc의 전원 스위치를 OFF한 상태에서 2개의 DC 전원 출력 코드를 사용하여 U-2990F 및 U-2990G Unit의 DC 입력에 연결한다.

(2) 그림 6-23과 같이 U-2990F 및 U-2990G Unit를 연결하고, 송신부의 Test Tone들을 각각의 입력 증폭기에 연결한다. 그리고 송·수신부에 있는 클록 스위치를 FAST로 한다. 그리고 송·수신부에 있는 클록 스위치를 FAST로 한다. 이때, "1. 테스트 톤과 입력 증폭기의 특성"의 실험절차 (5)와 참고사항을 유지하여야 한다.

(3) 그림 6-32와 같이 오실로스코프의 Y-1, Y-2 프로브를 CH-1 출력 AMP의 입·출력에 각각 연결하고 전원 스위치를 ON한다. CH-1의 출력인 350[Hz] 정현파가 오실로스코프의 화면에 나타나도록 설정한다.

(4) 실험절차 (3)에서 오실로스코프에 나타난 파형을 Y-1 프로브의 파형을 기준으로 그림 6-33에 그린다. 또한, 스피커를 통하여 350[Hz]의 Tone을 들어본다.

【참고】 위 실험에서 Y-1 프로브 파형은 LPF를 통과하기 전 상태의 파형이고, Y-2 프로브에 의한 출력 파형은 LPF를 통과하여 재현된 복조 파형이다.

(5) 나머지 채널 CH-2∼CH-4의 입·출력에 의해서도 실험절차 (3)∼(4)을 행하고 송신 입력과 같은 주파수(700[Hz], 1,400[Hz],2,800[Hz])로 수신되고 있는지 확인한다.

(6) 그림 6-34는 U-2990G Unit에 설계되어 있는 각 채널의 출력 증폭기 회로이다. 실험절차 (3)∼(5)까지의 실험에서 TP-5에서의 파형이 "유지 회로 →LPF→증폭기→BPF"를 통과하면서 원래의 송신 Test Tone의 파형과 같게 되었다.

그러면 회로의 어느 부분을 통과하면서 원래의 파형에 더욱 가깝게 재현되는지 그 원리를 설명하라.

(7) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

7. 잡음에 의한 영향

가. 실험 목적

PCM 다중화 신호의 전송에서 신호의 감쇠와 다양한 임펄스적인 잡음 유입으로 인한 전송 오차의 발생, 양자화 잡음에 의한 누화 현상 등을 이해한다.

나. 실험 절차

<전송 Noise의 영향>

(1) Power Module의 전원을 OFF한 상태에서 3개의 DC 전원 출력 코드를 사용하여 U-2990F, U-2990G 및 U-2990E Unit의 DC 입력에 연결한다.

(2) 그림 6-35와 같이 PCM Multiplexer와 Demultiplexer를 연결한다. 특히, 이전의 실험과 다른 점은 Demultiplexer의 입력을 U-2990E에 있는 Noise Simulator를 통해서 연결되고 있는 점이다. 송·수신부의 클록 스위치는 모두 FAST로 한다.

(3) 오실로스코프의 Y-1 프로브를 U-2990G의 RX INPUT 단자에 연결하고, Y-2 프로브는 TP-4 단자에 연결한다. 그리고 오실로스코프의 수평축은 외부 트리거를 시키기 위해 U-2990F의 Time Slot 0번 단자에 연결한다.

(4) 전원 스위치들을 ON한 다음, 오실로스코프의 화면에 비트 열이 나타나도록 설정한다.

(5) Noise Simulator의 입력 감쇄기(Att.)를 일단 "80"에 둔다. 그 다음, 잡음 감쇄기를 시계 방향 최대 위치로부터 서서히 반시계 방향으로 돌려 잡음을 증가시키면서 오실로스코프에 동기를 오차 현상이 나타날 때까지 증가시킨다.

【참고】Noise Simulator의 입력 및 잡음 레벨 조절기는 감쇠기로 되어 있으므로 조절기의 손잡이를 시계방향 최대로 돌려놓을 경우 출력은 0이 된다.

(6) Noise Simulator 입력 Att.를 표 6-1과 같이 주어졌을 경우 잡음으로 인하여 동기 손실이 발생하는 점까지 Noise Att.를 감소시키면서 그 때의 Noise Att.의 위치를 기록하라. 그리고 이 실험 데이터가 무엇을 의미하는지를 설명하라.

[표 6-1] 신호 감쇠와 잡음의 영향

입력 Att.

100

80

60

40

20

잡음 Att.

(오류 생 레벨)






(7) 오실로스코프의 Y-2 프로브와 스피커를 동시에 CH-1 OUT, 다른 채널(CH-2∼CH-4)에 차례로 연결해 가면서 실험절차 (5)를 행한다. 그리고 어느 채널에서 보다 심하게 잡음에 의한 통화 품질의 저하를 느끼게 되는지 확인해 본다.

(8) PAM 다중화 신호와 PCM 다중화 신호들을 각각 Demultiplexing하는 과정에서 어느 통신 방식이 잡음에 의한 영향이 큰지를 비교 실험하고 그 원인을 설명하라.

<양자화 Noise의 영향>

(9) 잡음 발생기를 제거하고 PCM 송신 출력과 수신 입력을 직결한다.

(10) 실험의 편의상 송신 CH-2 입력만 Tone Generator(700[Hz])를 연결하고, 다른 입력들을 모두 접지시켜 놓는다.

(11) 오실로스코프의 Y-1 프로브를 송신 GH-2에, Y-2 프로브와 FFT Analyzer를 수신 출력에 연결한다.

(12) 송신 CH-2 입력이 없는 상태에서 수신 CH-2에 연결된 FFT Analyzer에 어떤 고조파 성분들이 나타나는지 그 레벨을 기록하라.

(13) CH-2의 Tone(700[Hz]) 입력을 100[mV], 200[mV], 400[mV]···와 같이 2개로 증가 시켜가면서 FFT Analyzer에 나타나는 고조파 레벨이 어떻게 증가하는지 그 레벨들을 비교 기록하라.

【참고】양자화 잡음은

① 원칙적으로 입력이 없다면 양자화 잡음은 나타나지 않는다.

② 양자화 잡음은 표본화 주파수보다 높은 주파수 스펙트럼을 갖고 있다.

③ 양자화 잡음은 신호의 진폭 분해도가 높으면 즉, A/D 변환기의 분해도(bit rate)가 높으면 그 만큼 줄일 수 있다.

(14) 참고 사항을 참조하여 실험절차 (13)의 결과를 가지고 양자화 잡음의 증가 원인에 대하여 설명하라.

(15) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다. 그리고 장비들은 각각 보관장소에 두도록 한다.


제 7 장 FDM Multiplexer & Demultiplexer

제 1 절 FDM Multiplexer & Demultiplexer 설계 이론

다수의 독립된 메시지 신호를 하나의 전송로를 통해서 전송하는 방법에는 크게 나누어 시분할 다중화(Time Division Multiplex나의 ed) 및 주파수 분할 다중화 (Frequency Division Multiplexed)방식이 있다. 앞서 제5장의 PAM 다중화나 제6장의 PCM 다중화는 모두 TDM이었으며, 여기서는 표본화 디지털 신호로 변환시키지 않고 아날로그 신호 그대로를 다중화하여 전송할 수 있는 FDM 시스템을 논한다. 그림 7-1은 FDM의 전송 원리를 나타낸다.

그림 7-1에서 Ch-1∼Ch-4가 300[Hz]∼3,000[Hz]의 동일한 음성 주파수 대역을 갖고 있다고 할 때, 만일 이들이 0∼16[kHz]의 주파수 대역 내에서 각 채널 성분이 분할 배치가 될 수 있다면 이들은 혼신 없이 단일 전송로에서 전송될 수 있다. 여기서 다중채널을 포함하는 0∼16[kHz]의 주파수 대역을 기저대역(base band)라고 한다.

그림 7-2에서 각 채널은 단측파대(SSB)를 얻기 위해 평형 변조와 한쪽 측파대를 제거하기 위해서 BPF를 같이 사용하고 있다. 여기서, 평형 변조를 위한 반송파 주파수는 각 채널별 주파수 분할에 따라 다르게 된다. 그림 7-1의 예에서 보면 이것은 4[kHz], 8[kHz], 12[kHz], 16[kHz]가 된다.

수신부는 공통 채널을 통해 수신되는 주파수 대역에서 각 채널에 대응하는 BPF에 의해 송신기에서와 같은 채널 주파수로 분리시킨다. 그리고 역시 송신시와 같은 반송파 주파수를 각각의 복조기에 공급, 비트 주파수(beat frequency)를 발생하여 원래의 메시지로 복조 될 수 있다.

이와 같은 FDM 시스템은 아날로그 신호를 다중화하여 전송하는데 사용된다. 또한, 채널당 비용이 비싸게 되는 것이 단점이지만, 전송을 위한 점유 대역폭은 PCM 방식에 의한 TDM에 비하여 좁게 된다.

1. FDM 송신의 원리

먼저, 입력 아날로그 신호를 AM 변조를 하면 그림 7-3(b)와 같이 fc 을 중심으로 의 하측파대와 의 상측파대가 발생된다. 이것은 결국 동일한 정보가 2fm 에 해당하는 주파수로서 대역을 점유하는 것이 된다. 이것은 주파수 활용 면에서 비경제적이라고 있다. 따라서, FDM에서는 각 채널의 주파수 점유 대역을 적게 하기 위해 그림 7-4의 예와 같이 평행 변조기와 BPF에 의해 반송파( fc )와 상측파대(USB)를 제거하고 하측파대(LSB)만을 사용한다.

그림 7-4에서 변조 입력 신호를 라하고 반송파 진폭을 라 하면, 변조된 AM 신호는 식(7-1)과 같다.

(7-1)

여기서, 은 변조의 깊이 즉, AM 변조도를 나타낸다.

이와 같이 각각 다른 방송 주파수에 의해 얻게 되는 SSB신호들은 주파수 다중화와 함께 또 다른 반송파에 변조되어 무선이나 유선으로 전송된다. 여기서 처음 SSB를 만들기 위한 반송파를 부반송파라 하고, 나중 1개의 채널로 전송하기 위한 반송파를 주반송파라고 말한다. 이 때, 반송파는 반드시 정현파이어야 한다. 그림 7-5는 기본적인 FDM 송신기의 블록도를 나타낸다.

2. FDM 수신의 원리

주파수 다중화된 신호가 주반송파에 의해 제2차 변조된 경우에는 수신기에서도 역시 국부 발진기와 자승 검파기를 사용하여 입력 주파수를 중간 주파수로 일단 낮춘다. 그리고 여기에 채널별로 분포되어 있는 각각의 주파수 성분에 따라 BPF를 통과시킨 후 부반송파 주파수들을 가지고 비트 주파수를 발생시킴으로 복조가 이루어지게 하고 있다.

그림 7-6은 기본적인 FDM 수신기의 블록도를 나타내며, 그림 7-7은 FDM 된 신호가 복조되는 원리를 나타내고 있다. 이것은 4채널 FDM의 점유 주파수 대역폭이 16[kHz], 송신기에서의 정보 입력 신호의 주파수가 300∼3,000[Hz]인 경우의 예이다. 그림 7-7에서 각 채널별 분리된 입력 주파수에서 부반송 주파수(Fc-1∼Fc-4)와의 비트 주파수의 발생으로 복조가 되고 있음을 나타내고 있다.

채널 부반송파-(SSB신호) = 복조된 출력신호

CH-1 : 20[kHz]-(17∼19.7)[kHz] = 300∼3,000[Hz]

CH-1 : 24[kHz]-(21∼23.7)[kHz] = 300∼3,000[Hz]

CH-1 : 28[kHz]-(25∼27.7)[kHz] = 300∼3,000[Hz]

CH-1 : 32[kHz]-(29∼31.7)[kHz] = 300∼3,000[Hz]

[그림 7-7] FDM 수신기의 비트 주파수 발생

그림 7-7에서 Fc-1, Fc-2, Fc-3, Fc-4는 각각 CH-1∼CH-4를 복조하기 위한 부반송파이다. 실제에 있어서 FDM 수신기는 그림 7-6의 기본 회로 외에 채널 수, 전송로(무선 또는 유선)에 따라 양호한 통신 풀질을 위한 AGC 회로, 등화기 회로 등 각종 보조 회로들을 갖고 있다.

제 2 절 FDM Multiplexer Unit의 패널

FDM Multiplexer Unit(model U-2990H)의 패널 구성은 그림 7-8과 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

1. 입력 증폭기와 BPF

이 증폭기는 실험의 편의상 충분한 레벨이 Tone Generator로부터 입력이 되고 있으므로 실제로 큰 증폭을 요구하지는 않는다. 그리고 무엇보다 중요한 것은 FDM에 있어서는 각 채널들이 일정 설계된 대역폭을 넘지 않도록 하고 있으므로, 이 증폭기 블록에서도 음성 주파수 대역인 300[Hz]∼3[kHz]의 BPF를 갖고 있다.

2. 부반송파 발생기

이 부반송파 발생기는 평행 변조기에 의해 실제로 변조 출력에는 나타나지는 않는다. 그러나, 이 반송파에 의해 SSB 신호가 발생되므로 절대적으로 주파수 안정도가 높아야 한다. U-2990H Unit에서는 2개 채널에 대응하는 2개의 부반송파 발생기를 설계하고 있다. 여기서, Ch-1은 15[kHz], Ch-2는 20[kHz]를 사용하였다. 따라서, FDM의 2개 채널간 간격은 5[kHz]를 유지한다.

3. 평형 변조기

그림 7-9은 링 변조 방식의 평형 변조기, 그림 7-10은 평형 변조기의 동작 파형을 나타낸다. 반송파 신호는 그림 7-9 좌우에 있는 트랜스 T1과 T2의 중 탭에 공급되므로, 반송파는 T2 2차에 나타날 수 없게 된다. 그리고, T1의 1차에 입력되는 신호는 반송파 신호의 ± 방향에 따라 다이오드들이 스위칭 되므로 입력 신호는 그림 7-10과 같이 변조 출력에 나타나게 된다.

그림 7-11은 300∼3,000[Hz]의 변조 입력이 15[kHz](Ch-1)와 20[kHz](Ch-2) 반송파에 의해 DSB-SC(Double Side Band-Suppressed Carrier)로 변조된 각각의 주파수 분포 스펙트럼을 나타낸다. CH-1과 CH-2의 fc1 fc2을 중심으로 상하 측파대가 BPF를 통과할 경우 12[kHz]∼14.7[kHz](Ch-1)과 17[kHz]∼19.7[kHz](Ch-2)만 각각 통과되고 나머지 상측파대는 제거된다. 실제 통신에서는 반송파간 주파수 간격은 대개 4[kHz]를 주고 있으므로, 그림의 fs처럼 2[kHz]가 아닌 1[kHz]만 허용하고 있다.

4. BPF

평형 변조 후에 한쪽 측파대를 없애기 위한 BPF는 차단 주파수 특성 곡선이 수직적으로 날카로울수록 성능이 우수한 것이다. 그러나, 이와 같이 한다는 것은 기술적으로 어렵기도 하지만 그만큼 고가가 되고 또한 필터의 삽입 손실이 클 수가 있으므로 실용상 지장이 없는 선에서 설계되고 있다.

그림 7-12는 음성 통신 SSB에서 이상적인 BPF 특성의 예를 나타낸 것이다.

5. 가산 증폭기

각 채널별로 주파수 분포된 SSB 신호들은 파일럿(pilot)신호와 함께 가산 증폭기(summing amplifier)에서 합해져서 하나의 기저대역 내에 있게 하고 필요한 송신 레벨이 되도록 증폭시켜 준다. 또한, 무선 등 전송 방식에 따라서는 제2의 반송파에 의해 VHF, UHF, Microwave등의 전송 매체를 갖는 경우도 많다.

6. 파이럿 톤 발생기

파일럿(pilot) 신호(56[kHz])는 다중화 다 채널일 경우 수신의 부반송파를 동기시켜 정확한 복조가 이루어지게 하고, 또한 자동이득조절(AGC, automatic gain control)을 하기 위한 목적에 이용된다.

【참고】FDM에서의 Pilot 주파수는 대개 채널들이 있는 주파수 대역의 상위에 두고 있으며, 여기서는 8개 채널이 있다는 가정에서 56[kHz]로 하였다. 또한, Pilot 신호는 채널 부반송파를 동기시켜 정확한 복조가 이루어지게 하는 목적도 있지만, 이 실험 장치에서는 편의상 동기를 시키지 않고 있다.

제 3 절 FDM Multiplexer Unit의 회로도

FDM Multiplexer Unit(model U-2990H)의 설계 회로도는 그림 7-13과 같다.

제 4 절 FDM Demultiplexer Unit의 패널

FDM Demultiplexer Unit(model U-2990J)의 패널 구성은 그림 7-14와 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

1. 기저 대역 증폭기

다중화 전송 시스템에서는 시간 발생과 시간 처리기술 뿐만 아니라 주파수 대역 처리기술이 또한 중요하다. 여기서, 설명하려는 기저 대역 증폭기 역시 실제에서는 장비의 성능에 많은 영향을 주는 회로이다.

U-2990J Unit의 기저 대역(base band) 증폭기는 그 대역폭이 약 60[kHz]로, 여기에는 CH-1, CH-2의 채널 대역과 Pilot 주파수 56[kHz]를 포함한 대역 증폭을 하도록 설계되었다. 또한, 자동 이득 조절이 될 수 있도록 이 증폭기는 가변 이득(variable gain)증폭기로 설계되었다.

2. 파일럿 톤 모니터와 AGC

송신기에서 보내오는 동기신호의 주파수는 56[kHz]이다. U-2990J Unit에서는 부반송파 발생을 위한 동기신호로는 사용하지 않고, 이 신호를 검출하여 수신감도 측정과 함께 AGC 신호를 얻는데 사용하고 있다. 따라서, AGC 회로에서는 Pilot 신호의 크기를 DC로 정류한 후 이를 기저 대역 증폭기로 귀환시켜 이득 제어가 되도록 설계하였다.

3. BPF

채널 분리를 위한 BPF는 그림 7-15(a)와 같이 연산 증폭기에 의한 능동 필터로 구성되어 있으며, 그 주파수 특성은 그림 7-15(b)와 같다. 특히, 이 BPF는 FDM의 Demultiplexing에서 가장 중추적인 기능을 담당하고 있다. U-2990J Unit에서 CH-1 및 CH-2에 있는 BPF의 통과 주파수 대역의 이해는 그림 7-11에 나타낸 CH-1 및 CH-2의 LSB 대역을 참조한다.

4. 부반송파와 복조

일반적인 AM(DSB)에서는 변조된 신호에 반송파가 함께 송신되므로 수신기에서는 검파기에 의해 간단히 복조가 될 수 있다. 그러나, SSB에서는 반송파가 없으므로 이를 복조하기 위해서 반송파(Sub Carrier)가 있어야 한다.

그림 7-16은 DSB-SC 복조기 회로이다. 여기서, 각 채널은 BPF를 통과한 신호가 각 채널의 부반송파와 자승 검파 특성으로 나타나는 비트 주파수의 발생으로 복조된다. 이와 같은 복조기를 곱 검파기(production detector)이라고도 하며, 메시지 신호의 복조는 식(7-2)에 의해서 주어진다. 즉,

(7-2)

여기서, : 주파수, : 입력 신호 주파수, : 출력 주파수

따라서 CH-1의 Fo=15[kHz] - (14.7[kHz]∼12[kHz])=300[Hz]∼3[kHz]

CH-2의 Fo=20[kHz] - (19.7[kHz]∼17[kHz])=300[Hz]∼3[kHz]

위에서 입력 주파수 14.7∼12[kHz]와 19.7∼17[kHz]는 각각 CH-1과 CH-2의 SSB(LSB)이다.

U-2990J Unit에서는 부반송파의 주파수 변화가 복조에 어떤 영향을 주는가를 실험할 수 있도록 하기 위해서 CH-1의 15[kHz] 반송파 주파수를 ±2[kHz] 정도 가변시킬 수 있도록 설계되었다.

5. LPF

곱 검파기의 출력은 가청 비트 주파수 외에 복조를 위한 반송 주파수 및 "입력 신호 주파수 + 부반송파 주파수" 등이 혼합되어 있다. 따라서, 부반송파를 제거하기 위해서 저역 통과 필터를 통과시키고 있다.

6. 잡음 시뮬레이션 회로

이 회로는 FDM이 전송되는 중에 신호의 감쇠 및 잡음의 영향이 어떤 결과를 주는지를 실험을 통해 알아볼 수 있도록 설계되었다. 특히, FDM은 아날로그 신호에 의한 전송 방식이므로 공간의 전기 잡음이다. 또는 선로 유도 잡음 등의 영향을 많이 받게 된다. 이러한 잡음들을 가정하여 FDM 수신 입력 신호에 Noise Simulator를 통해서 인위적으로 잡음을 유입시킬 수 있도록 하는 회로이다.

그림 7-17은 U-2990J Unit에서 잡음 시뮬레이션을 하기 위해서 설계된 회로를 나타낸 것이다.

제 5 절 FDM Demultiplexer Unit의 회로도

FDM Demultiplexer Unit(model U-2990J)의 설계 회로도는 그림 7-18과 같다.

제 6 절 FDM Multiplexer/Demultiplexer의 실험

【계측기 및 실험 Unit 준비】

1. AF Generator (10Hz∼100kHz) : 1대

2. Frequency Counter(10Hz∼10MHz) : 1대

3. Oscilloscope (20MHz, Dual Trace) : 1대

4. Experimental Unit (U-2990H, U-2990J)

5. Power Module (U-2990P)

1. 입력 증폭기와 BPF의 특성

가. 실험 목적

FDM 시스템에 사용되는 채널1 입력 증폭기와 BPF의 주파수 특성을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990H Unit 의 DC 입력에 연결한다.

(2) 저주파 발진기의 출력을 오실로스코프의 Y-1 프로브와 함께 CH-1 INPUT AMP의 입력에 연결한다. 오실로스코프의 Y-2 프로브는 BPF의 출력 단자간에 연결한다. 그리고 AMP의 이득 제어기를 좌우 중간 위치에 돌려놓는다.

(3) 전원 스위치를 ON하고 저주파 발진기의 출력을 1,000[Hz], 3[VP P]로 맞춘다. 그리고 오실로스코프를 교정한 다음 AMP의 입력과 출력이 측정되도록 설정한다.

(4) CH-1 AMP와 BPF의 주파수 특성 측정을 위해 표 7-1에 주어진 주파수를 변경시키면서 출력 전압[VP P]를 측정하여 표 7-1에 기록한다. 이 때, AMP의 입력은 3[VP P]을 일정하게 유지한다.

[표7-1] AMP와 BPF의 주파수 특성

입력 주파수[Hz]

100

200

300

500

700

1000

1200

1500

출력 전압[VP P]









입력 주파수[Hz]

1700

2000

2500

3000

4000

5000

7000

10,000

출력 전압[VP P]









(5) 표 7-1의 측정 결과를 사용하여 AMP의 주파수 대역 특성을 그림 7-19의 그래프에 나타내어라. 그리고 상하 차단 주파수를 말하라.

【참조】차단 주파수는 만곡점에서 -3[3dB] 떨어지는 위치의 주파수이다.

주파수 눈금은 대수 눈금(log scale)이다.

(6) 입력 AMP의 이득 제어기를 Max.로 돌려놓고 저주파 발진기의 출력 주파수는 1,000[Hz]로 고정한다. 그리고 표 7-2에 주어진 입력 전압으로 변경시키면서 출력 전압을 측정하여 표 7-2에 기록하라.

[표 7-2] 레벨 제한 측정

입력 전압[VP P]

1

1.5

2

2.5

3

3.5

4

4.5

5

출력 전압[VP P]










(7) 표 7-2에서 입력에 따라 출력 전압이 증가하지 않고 제한되기 시작한 입력 전압을 말하라. 그리고 왜 레벨 제한을 시키고 있는지를 말하라.

【참조】CH-2의 입력 증폭기와 BPF도 CH-1의 것과 동일한 특성이다. 그러나, 필요하다면 CH-1과 같이 측정하여 본다.

(8) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

2. 평형 변조와 BPF

가. 실험 목적

평형 변조기에서 반송파 억압 DSB가 발생되는 원리와 BPF에서 상측파대(USB)가 제거되는 원리를 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990H Unit의 DC 입력에 연결한다.

(2) 그림 7-20과 같이 U-2990H Unit의 회로를 구성하고 오실로스코프의 Y-1 프로브를 AMP의 BPF 출력에, 그리고 Y-2 프로브를 TP-1에 연결한다. 그리고 입력 AMP의 이득 제어기를 좌우 중간위치에 돌려놓는다.

(3) 전원 스위치들을 ON하고 오실로스코프의 Y-1 프로브 입력에 의해 수직 동기가 잡히도록 한 후 입력 파형이 4∼5개정도 나타나도록 설정한다. 그리고 Y-2에 의한 측정 파형이 그림 7-21과 같은가 확인하라.

(4) Y-1 프로브를 TP-1에 연결하고, Y-2 프로브를 부반송파 출력(15[kHz])에 연결한 다음 입력 AMP의 이득 손잡이를 Min.까지 서서히 내려본다. 그리고 Y-1의 출력 파형의 레벨이 AMP 이득에 따라서 감소되는지 확인한다.

이 실험 과정에서 반송파의 레벨은 그대로 있는데 평형 변조기의 출력이 입력 신호가 없을 경우와 마찬가지로 없게 되는 이유를 설명하여라.

(5) TP-1에 연결된 프로브를 SSB를 위한 BPF 출력으로 옮겨 연결한 후, 실험절차 (4)와 같은 방법으로 SSB 출력 파형을 측정한다. 그리고 앞서 측정한 DSB 파형과 비교하고 그 다른 이유를 설명하여 보아라.

【참조】만약 스펙트럼 아날라이저가 있다면 오실로스코프 대신 평형 변조기의 출력인 DSB(TP-1)와 BPF 출력인 SSB를 스펙트럼으로 나타내어 본다. 그림 7-22는 측정 예이다.

(6) IMPUT AMP의 입력에 저주파 발진기를 연결하고 그 출력을 3[VP P]가 되도록 한다. 그리고 BPF의 출력에는 오실로스코프와 주파수 카운터를 연결하여 11∼15[kHz] 범위의 주파수가 측정되도록 한다.

【참조】주파수 카운터는 2가지 이상 혼합 주파수는 측정하지 못한다. 그러므로, 주파수 측정이 된다는 것은 측정되는 주파수 외에 다른 주파수(즉 또는 )는 거의 없거나 없다는 뜻이다.

(7) 저주파 발진기의 주파수를 표 7-3과 같이 가변시키면서 출력 주파수를 측정 기록하라. 그리고 반송파 주파수와 출력 주파수를 계산하여 보아라.(약간의 오차는 측정기의 오차이다.)

[표 7-3] 평형 변조기와 BPF의 주파수 특성

입력 주파수[Hz]

500

1000

1500

2000

2500

3000

3500

4000

출력 주파수[kHz]









(8) 지금까지는 FDM의 CH-1에 대해서 실습을 하였다. CH-2에 대해서 실험절차 (4)∼(7) 행한다.

(9) 과변조가 되도록 AMP의 이득을 Max.로 한 후, 실험절차 (4)∼(5)을 행한다. 그리고 정상적인 변조와 과변조 파형을 비교하고 이에 대한 이유를 설명한다.

(10) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

3. FDM 신호의 주파수 대역

가. 실험 목적

FDM 신호의 주파수 대역을 측정한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990H Unit 의 DC 입력에 연결한다.

(2) U-2990H Unit를 그림 7-20과 같이 구성한다. Pilot Tone Generator는 연결하지 않는다.

(3) CH-1 및 CH-2 이득 제어기를 Min.으로 돌려놓은 후, 오실로스코프의 Y-1 프로브와 주파수 카운터를 TX OUTPUT 단자에 연결한다. 그리고 CH-1 INPUT GAIN만을 좌우 중간까지 돌려놓고 이때의 주파수를 측정하여 표 7-4에 기록한다. 이 때, 오실로스코프는 제2항의 실험절차 (3)에서 측정된 파형이 나타나도록 설정한다.

(4) CH-1 INPUT GAIN을 Min.으로 하고, CH-2 INPUT GAIN을 좌우 중간으로 놓는다. 그리고 이때 측정된 주파수를 표 7-4에 기록한다.

[표 7-4] FDM 신호의 주파수 대역

입력CH

FDM CH-1

FDM CH-2

PILOT FREQ

TX OUTPUT 주파수




(5) CH-1과 CH-2 INPUT GAIN을 모두 Min.으로 하고, 파일럿 톤 발생기를 SUMMING AMP에 연결한다. 그리고 이 때의 주파수를 측정하여 표 7-4에 기록한다.

(6) 표 7-4의 결과를 사용하여 이 SUMMING AMP의 출력 주파수 대역폭을 말하여 보아라. 그리고 입력 주파수가 300∼3,000[Hz] 범위일 경우, 이 실험 Unit에서의 FDM 점유 주파수 대역과 그 분포를 말하여 보아라.

【참조】그림 7-11에서 CH-1의 LSB 하한 주파수로부터 CH-2의 LSB상한 주파수까지가 FDM의 전송 주파수 대역폭이 된다. 그러나, 이 실험에서는 파일럿 주파수가 더 높은 주파수 위치에 있으므로 결국 파일럿 주파수를 포함한 것이 전체 전송 주파수 대역이 된다.

【참조】만약 스펙트럼 아날라이저가 있다면 CH-1, CH-2 및 파일럿 주파수를 등을 동시에 가산시켜 놓은 후 스펙트럼 분석을 할 수 있을 것이다.

(7) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

4. 수신 기저대역 증폭기와 채널 필터

가. 실험 목적

FDM 신호가 수신기의 기저대역 증폭기에 의해 증폭되고, 채널 필터를 통해서 채널 분리되는 과정을 안다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990J Unit DC 입력에 연결한다.

(2) 저주파 발진기의 출력을 오실로스코프의 Y-1 프로브와 RX INPUT에 연결하고, Y-2 프로브를 AMP 의 출력인 TP-1에 연결한다.

(3) 전원 스위치를 ON하고 저주파 발진기의 출력을 15[kHz],1[VP P]로 하여 오실로스코프에 레벨 교정된 파형이 적당히 나타나도록 설정한다.

(4) 표7-5에 주어진 주파수가 되도록 저주파 발진기를 가변하면서 BPF 출력 단의 레벨을 측정하여 해당란에 기록한다.

(5) 표 7-5의 결과를 사용하여 기저대역 증폭기의 주파수 특성을 그래프로 나타내고 이 증폭기의 주파수 특성을 말하라.

【참고】일반적으로 증폭기의 주파수 특성은 상한과 하한에서 -3[dB] 떨어지는 주파수 범위를 말한다.

[표 7-5] 기저대역 증폭기의 주파수 특성

입력 주파수[Hz]

1

3

5

7

10

15

20

25

출력 전압[VP P]









입력 주파수[Hz]

30

40

50

60

70

80

90

100

출력 전압[VP P]









(6) 오실로스코프의 Y-2 프로브를 CH-1 BPF의 출력에 연결하고, 표 7-6과 같이 저주파 발진기의 주파수를 가변하면서 출력 전압을 읽고 해당란에 기록한다.

[표 7-6] CH-1 BPF의 주파수 특성

입력 주파수[kHz]

5

6

7

8

9

10

11

12

출력 전압[VP P]









입력 주파수[kHz]

13

14

15

16

17

18

19

20

출력 전압[VP P]









(7) 오실로스코프의 Y-2 프로브를 CH-2 BPF의 출력에 연결하고, 표 7-7과 같이 저주파 발진기의 주파수를 가변하면서 출력 전압을 읽고 해장란에 기록한다.

[표 7-7] CH-2 BPF의 주파수 특성

입력 주파수[kHz]

10

11

12

13

14

15

16

17

출력 전압[VP P]









입력 주파수[kHz]

18

20

22

24

26

28

30

32

출력 전압[VP P]









(8) 실험절차 (6), (7)의 결과를 사용하여 각 채널의 BPF의 주파수 특성을 그림 7-23의 그래프로 나타내고 -20[dB]점의 주파수 특성을 각각 나타내어라. 이 때, 주파수는 대수 눈금으로 나타낸다.

【참고】기저대역 증폭기의 주파수 대역폭은 광대역이므로, 실험절차 (6), (7)에서 측정된 주파수 특성은 전적으로 각 채널의 BPF의 주파수 특성이라고 생각해도 된다.

(10) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

5. SSB 변조와 LPF

가. 실험 목적

AM 변조된 SSB 신호를 부반송파와 함께 복조하여 송신에서 보내온 정보를 검출하는 과정을 이해한다.

나. 실험 절차

(1) Power Module 의 전원 스위치를 OFF한 상태에서 2개의 DC 연결 코드를 사용하여 DC 전원 공급기의 출력으로부터 U-2990H 및 U-2990J Unit의 ,DC 입력에 연결시킨다.

(2) 그림 7-24와 같이 U-2990H 및 U-2990J Unit에 회로를 구성하고, 오실로스코프 및 주파수 카운터를 연결한다. U-2990J Unit의 출력(CH-1 OUTPUT)에서 복조된 톤을 들어 볼 수 있도록 Power Module의 Speaker 입력 단자에 CH-1 출력을 연결한다.

(3) U-2990H Unit의 CH-1, CH-2 INPUT GAIN을 모두 좌우 중간 위치에 돌려놓고 U-2990J Unit의 CH-1 SUB CARRIER Freq. Adj를 중간 위치에 놓는다. 그리고 전원 스위치들을 ON하고 주파수 카운터가 정확히 15[kHz]를 가리키도록 Freq. Adj를 조정한다.

(4) 오실로스코프의 Y-1 프로브 입력에 의해 수직 동기가 잡히도록 한 후 입력 파형이 4∼5개정도 나타나도록 설정한다. 그리고 수신기의 SUB CARRIER Freq. Adj를 조정하여 FDM 수신기 CH-1의 출력에 Y-1 입력과 같은 파형과 주파수가 나타나도록 조정한다.

(5) 스피커를 송신기의 500[Hz] 톤 출력에 잠시 연결하고 수신기의 CH-1 복조 출력(CH-1 OUTPUT)의 톤 음색과 같은가 들어보아라.

(6) 다시 스피커를 U-2990J Unit의 CH-1 OUTPUT 단자로 옮겨 연결시킨 후, SUB CARRIER Freq. Adj를 좌우로 약간씩 돌리면서 음색의 변화가 있는가 확인한다. 그리고 그 이유를 설명하라.

【참고】송신에서 평형 변조를 위한 부반송파가 15[kHz] 이었으므로, 수신에서도 역시 검파기를 위한 반송파는 같은 15[kHz]이어야 한다. 따라서, 수신기에서 부반송파 주파수가 이보다 높게되면 복조된 수신음은 정상보다 고음이 되고 낮게되면 정상보다 저음으로 들리게 된다.

(7) 지금까지는 FDM에서 CH-1의 복조를 실험하였다. 이번에는 CH-2에 대해서 실험절차 (3)∼(5)을 행한다.

단, CH-2의 부반송파의 주파수는 가변할 수 없게 되어 있다.

【참고】CH-2에 대한 실험에서 송신 Unit 및 수신 Unit의 부반송파 주파수가 서로 같지 않다고 생각 될 경우에는 송신부에 있는 부반송 주파수를 수신부의 곱 검파기에 입력시켜 주도록 한다. 이때 수신부 자체의 부반송파 주파수는 연결하지 않아야 한다.

(8) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

6. 수신 AGC 동작

가. 실험 목적

전송 경로에서 발생된다고 가정하는 수신 입력 신호의 변화(예, 무선 전송인 경우 페이딩(fading) 등에 대해서 수신 감도를 일정하게 하기 위한 AGC의 기능을 이해한다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 2개의 DC 영결 코드를 사용하여 DC 전원 공급기의 출력으로부터 U-2990H 및 U-2990J Unit의 DC 입력에 연결시킨다.

(2) 그림 7-25 와 같이 송신 Unit에 회로를 구성하고, 오실로스코프의 Y-1 프로브를 송신기의 CH-2 INPUT AMP 출력 단자에, Y-2 프로브를 수신기의 CH-2 OUTPUT 단자에 각각 연결한다.

(3) 송신기의 CH-1 및 CH-2 INPUT AMP의 이득 제어기를 모두 좌우 중간 위치에 돌려놓는다. 그리고 수신기의 좌측 아래에 있는 입력 ATT의 손잡이를 4번에 놓고, 잡음 ATT의 손잡이는 Max.에 돌려놓는다.

(4) 전원 스위치를 ON하고 오실로스코프에 2,000[Hz]의 송신 입력과 수신 출력 파형이 나타나도록 설정한다. 이 때의 출력 전압을 표 7-8의 해당 AGC 동작 칸에 기록한다.

(5) 입력 ATT를 6번으로 한다. 이것은 입력 감쇠가 40[%]에서 60[%]로 증가하게 됨을 의미한다. 이 때의 수신기의 출력이 입력 감쇠가 증가하기 전과 차이가 나는가 확인하라. 그리고 이 때의 수신 출력 전압을 표 7-8의 해당 AGC 동작 칸에 기록한다.

(6) 입력 ATT를 2번으로 하여 입력 감쇠가 적게 된 상태에서 실험절차 (4)에서와 같이 역시 차이가 있는 지를 확인해 본다. 그리고 이때의 수신 출력 전압을 표7-8의 해당 AGC 동작 칸에 기록한다.

[표 7-8] AGC 동작


AGC 동작

AGC 무동작

입력 ATT 4번 위치

[VP P]

[VP P]

입력 ATT 6번 위치

[VP P]

[VP P]

입력 ATT 2번 위치

[VP P]

[VP P]

(7) 수신기의 Pilot Tone Monitor 출력과 AGC 입력을 연결한 코드를 제거하고, 실험절차 (4)∼(6)를 행하면서 수신기의 출력 전압을 표 7-8의 해당 AGC 무동작 칸에 기록한다. 단, 송신 입력 이득 제어기는 변동이 없어야 한다.

(8) 표 7-8의 결과를 사용하여 AGC가 동작 할 때와 동작하지 않을 때의 수신 감도 변화율을 실험절차 (4)를 기준으로 하여 나타내어라.

【참조】수신감도 변화율

(9) 오실로스코프의 Y-1 프로브를 수신기의 Pilot Tone Monitor의 OUT(56[kHz])에 연결하고, 입력 ATT-1 손잡이를 0, 20, 40, 60, 80 순서로 변경시키면서 AGC 입력 전압[VP P]를 측정하여 표 7-9에 기록한다. 단, AGC는 실험절차 (7)에서와 같이 무동작 상태로 하기 위해 Pilot Tone Monitor 출력으로부터의 연결을 제거한다.

[표 7-8] AGC 동작

입력 ATT 조정 위치

0

20

40

60

80

Pilot Tone 출력






AGC 출력(TP-3)






(10) 실험 결과를 토대로 AGC 동작에 대하여 아는 바를 설명하라.

(11) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

7. 수신 입력 잡음과 수신 명료도

가. 실험 목적

전송 경로에서 유입되는 잡음 및 누화가 수신 명료도에 어떠한 영향을 미치는지를 안다.

나. 실험 절차

(1) Power Module의 전원 스위치를 OFF한 상태에서 2개의 DC 연결 코드를 사용하여 DC 전원 공급기의 출력으로부터 U-2990H 및 U-2990J Unit 의 DC 입력에 연결시킨다.

(2) 그림 7-26과 같이 송신 Unit와 수신 Unit의 입력 사이에 Noise Generator를 연결하고, 오실로스코프의 Y-1 프로브를 송신기의 CH-1 INPUT AMP 입력에, Y-2 프로브를 수신기의 CH-1 OUTPUT 단자에 연결한다.

(3) 송신기의 CH-1 및 CH-2 INPUT AMP 이득 제어기를 모두 좌우 중간 위치로 하고, 수신기의 SUB CARRIER F req. Adj는 중간위치에 있도록 한다. 그리고 Noise Simulator의 RX INPUT ATT는 0으로 하고 Noise ATT는 일단 100으로 하여 놓는다.

(4) 전원 스위치를 ON하고 오실로스코프를 Y-1 입력에 수직동기가 이루어지도록 하여 송신 입력과 수신 출력 파형이 나타나도록 설정한다. 이 때, 수신 CH-1에 있는 SUB CARRIER Freq. Adj를 좌우로 약간씩 조정해 보면서 수신 출력의 파형이 송신 입력 파형과 같도록 한다. 그리고 수신 CH-1의 출력을 그림 7-26에서와 같이 전원 Unit에 있는 Speaker에 연결시킨다.

(5) Noise Simulator 회로의 Noise ATT 손잡이를 80, 60, 40, 20으로 하여 잡음 출력을 증가시키면서 수신 출력에 잡음이 유입된 파형을 관찰하고 잡음 증가에 따라 수신 음의 명료도에 어떤 변화가 있는지를 확인하라.

(6) RX INPUT ATT를 40정도에 두어 RX 입력이 감소된 상태에서 실험절차(5)와 같이 하여 보아라. 아울러 Speaker를 송신기의 CH-1 INPUT에 연결하고 일그러짐이 없는 정현파 음색과 비교하여 보아라.

(7) Noise Generator를 제거하고 FDM 송신 출력을 수신 입력에 연결한다.

(8) 송신기의 CH-1 INPUT AMP의 Gain을 Min.으로 하여 CH-1 입력을 무신호 상태로 한다. 그리고 CH-2 INPUT(2,000[Hz])의 Gain을 차츰 증가시키면서 수신기의 CH-1 출력에 어떤 잡음이 들리는가 확인하여 보아라.

【참고】송신기의 CH-1 INPUT AMP의 Gain을 Min.으로 하고 잡음 혼합이 없는 상태에서도 2,000[Hz]의 음이나 잡음이 들린다면 이는 CH-2 신호에 의한 누화나 또는 증폭기 자체에서 발생되는 잡음일 수가 있다. 이웃 채널의 누화는 이웃 채널의 입력 주파수 성분이 높을수록 증가한다.

(9) 지금까지의 실험으로 수신 명료도(또는 정보의 신뢰성)가 증가하려면 수신입력 신호의 세기와 잡음의 세기는 각각 어떤 조건이어야 하겠는가 설명하라.

(10) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다. 그리고 장비들은 각각 보관장소에 두도록 한다.


제 8 장 MODEM Unit

제 1 절 MODEM Unit 설계 이론

MODEM는 Modulator & Demodulator를 의미하는 것으로 주로 디지털 신호화된 정보를 원거리 전송을 할 수 있게 하는 일정의 변·복조장비이다. 그림 8-1은 Modem에서 사용하는 기본적인 변조 방식들을 나타낸다.

그림 8-1에서 디지털 신호의 전송시 "1"과 "0"을 그대로 보내지 않고 1과 0(즉Mark, Space)에 따라 정현파를 진폭, 주파수, 위상 등을 변화시키면서 정보를 전송하고 있다. 이는 마치 음성신호와 같은 아날로그 신호를 진폭 변조(AM), 주파수 변조(FM), 위상 변조(PM)를 시키는 것과 같다고 보면 된다. 다른 점은 정보 신호가 단순히 "1"과 "0"으로 된 디지털 신호만을 전송할 수 있다는 점이다.

근래에는 특별한 경우를 제외하고는 그림 8-1(b)의 ASK는 거의 사용하지 않고 있으며, 보다 속도를 높이기 위해 QAM 또는 DPSK나 QPSK등과 같이 ASK나 PSK의 변형을 사용하고 있다.

Modem의 성능은 주고받는 전송속도와 전송 오류에 따라 결정된다. 따라서, Modem을 구성하는 방삭을 정보의 내용이나 전송량에 따라 변조 방법을 선택하게 되고, 전송로가 유선, 무선, 또는 광섬유에 따라서 다르게 된다. 표 8-1은 몇 가지 대표적인 Modem 방식들의 전송 속도를 나타내고 있다.

[표 8-1] 대표적인 Modem 방식

ITU-T

권고

Moduiation

Carrier Freq.

(Hz)

Data Speed

(bps)

Baud Rate

(SymboI/sec)

V.34

TCM

1800∼2000

2400∼28800

2400∼3429

V.32

TCM/QAM

1800

4800∼9600

2400

V.29

QAM

1700

4800∼9600

2400

V.27

DPSK

1800

2400∼4800

1200/1600

V.22

DPSK

1200/2400

1200/2400

600

V.23

FSK

1300/1700

600/1200

600

V.21

FSK

980/1180

300

300

※ TCM : Trellis Code Modulation

QAM : Quadrature Amplitude Modulation

DPSK : Differential Phase Shift Keying

표 8-1의 모뎀 방식 중에서 FSK가 가장 이해하기 쉽고 또한 유선이나 무선에 관계없이 사용하는 방식으로 고속이 그다지 필요하지 않는 일반적인 전송에서 많이 사용하는 방식이다

따라서, 본 연구에서도 이 방식으로 설계하였다. FSK 방식의 Modem은 다른 방식에 비하여 속도가 느린 것이 결점이지만, 동작 이론이 간단하고 전송 오류가 적은 특징을 갖고 있다.

1. FSK

FSK는 그림 8-2의 송신기의 구성도로부터 알 수 있는 바와 같이, 서로 다른 주파수를 사용하는 ASK 변조기 두 개로 구성되어 있다고 생각할 수 있다. 따라서, FSK 변조 신호의 스펙트럼은 ASK의 스펙트럼 두 개가 겹쳐 있는 것으로 볼 수 있다.

FSK의 스펙트럼은 ASK의 스펙트럼 분포와 동일하다고 볼 수 있으므로, 원리적으로 FSK는 ASK에 비하여 여분의 점유 대역폭이 추가로 필요하다

점유 대역폭은 두 개 반송파의 주파수 간격에 따라 변한다. 주파수를 효율적으로 이용하는 측면에서는 두 개 반송파의 간격이 좁을수록 유리하지만, 간격을 너무 가깝게 하면 각각의 스펙트럼이 겹치게 되어 수신기에서 Mark와 Space 분리가 어렵게 된다.

따라서, 단순한 FSK에서는 각 스펙트럼의 주엽(main-lobe)이 서로 겹치게 되지 않는 범위까지 주파수 간격을 좁게 한다. 결국 주엽 대역폭으로 ASK와 FSK를 비교하면 FSK가 두 배의 대역폭을 필요로 한다.

FSK 수신기는 그림 8-3과 같이 기본적으로 두 개의 반송파에 각각 대응하는 두 개의 ASK 수신기로 구성할 수 있다. ASK와 비교하였을 경우 FSK 방식의 이점의 하나는 0과 1을 나타내는 각각의 신호 파형(또는 심벌)에 대하여 수신기가 대칭적으로 구성된다는 것이다. ASK에서는 하나의 수신기를 이용하여 신호의 유무를 판단하므로, 신호의 유무를 판단하는 기준 레벨 전압(임계 전압)과 수신기의 출력을 비교하여 0과 1을 판정한다. 따라서 이동 통신 등과 같이 수신 신호의 세기가 변동하는 경우에는 이에 따라서 임계 전압을 변화시켜야 하는 문제가 있다.

FSK에서는 0과 1을 나타내는 심벌이 동일한 진폭의 정현파이므로 그림 8-3의 회로에서는 수신 신호의 세기에 관계없이 검파 회로 출력에서 양이나 음의 부호만을 판정하면 된다. 즉, 임계 전압을 0[V]로 고정시킬 수 있다. 점유 대역폭이 ASK의 두 배로 증가하지만, 수신기의 최적 동작이 수신 신호의 세기에 영향을 받지 않으므로 이동 통신 등의 환경에서도 사용하기에 용이하다.

FSK 검파 방식으로는, ASK의 경우와 같은 동기 검파 방식(각각의 반송파 주파수에 대응하여 동기 검파 회로를 두 개 사용한 것) 이나 아날로그 FM 신호의 검파 회로와 같은 주파수 검파 방식과 위상 고정 루프(PLL)를 사용한 방식 등이 실용화되어 있다.

2. PSK

PSK 는 반송파의 위상을 바꾸어 정보를 전송하는 방식이다. 위상이란 임의의 기준 정현파와 신호 파형 사이의 시간적 차이를 나타내는 척도이다. 정현파에서 한 주기의 사간 차이는 파형이 조금도 다르지 않고 일치하는 것이므로, 한 주기 또는 이의 정수 배의 시간 차이는 두 개의 신호가 어긋남이 없는 것과 같다. 여기서 기준 정현파와의 시간 차이를 [초] 단위로 나타내는 경우 불편하므로, 일반적으로 한 주기의 시간을 360°로서 각도로 나타낸다. 즉, 위상 0°과 위상 360°의 정현파는 동일하다.

360°차이의 산호는 근본적으로 동일하므로 PSK에서는 위상값을 0°와 180°로 설정하여 이용하는 경우가 많다. 즉, PSK 신호는

(8-1)

이다. 그런데 cos(π)=-1 이므로,

(8-2)

이라고 쓸 수 있다. 식(8-2)의 표현 방법을 보면 PSK와 ASK는 매우 유사한 신호 형식인 것을 알 수 있다. ASK를 동일한 표현으로 다시 나타내면 식 (8-3)과 같다.

(8-3)

PSK의 송. 수신 원리를 그림 8-4에 나타내었다. ASK와 다른 점은 반송파에 곱하는 기저대역 신호를 0과 1로 나타내는 대신에 -1과 +1로 나타내는 것뿐이다. PSK의 신호 파형을 그림 8-5(a)에 나타내었으며, PSK의 스펙트럼 분포를 그림 8-5(b)에 나타내었다. PSK의 스펙트럼 분포는 ASK의 스펙트럼 분포와 매우 유사하다.

한편 PSK 산호의 검파는 ASK 및 FSK와는 다르다. PSK 신호에서는 포락선의 진폭도 반송파 주파수도 변화하지 않기 때문에, ASK나 FSK에서 사용했던 것과 같은 포락선 검파 회로를 사용할 수가 없다. 따라서, 동기 검파를 사용하지 않으면 안 된다.

그림 8-4의 수신부는 PSK 신호의 동기 검파 회로로써 ASK의 동기 검파 회로와 조금도 다른 것이 없다. 동기 검파 회로의 출력에서는 송신기에서 반송파 변조에 사용한 기저대역 신호가 재생되므로, PSK의 경우에는 ±1의 값을 갖는 신호를 얻을 수 있다. 심벌 0과 심벌 1에 해당하는 검파기 출력이 0[V]를 중심으로 양과 음의 방향에 대응되어 있으므로, FSK 검파기와 마찬가지로 수신 신호의 세기에 따라 임계 전압을 변화시킬 필요가 없다.

3. DPSK

PSK는 점유 대역폭이 ASK와, 동일하고, 더구나 ASK에서 문제가 되는 수신시의 임계 전압 문제를 해결할 수 있으므로 좋지만, 검파에 있어서는 동기 검파 방식을 사용하여만 하고, 포락선 검파 등의 간단한 방법을 사용할 수 없다. 동기 검파를 위해서는 앞에서 설명한 바와 같이 수신 신호의 반송파 성분과 완전히 동일한 주파수와 위상을 발생시키는 국부 발진기가 필요하므로 수신기 구성이 필연적으로 복잡해진다.

따라서, 오류율 특성은 약간 저하되지만 수신기 구성이 비교적 간단한 방식이 고려된 것이 차동 부호화 PSK(Differentially Encoded PSK:DPSK)이다. PSK 신호는 송신 신호에서 정현파의 절대 위상 값에 정보를 싣지만, DPSK에서는 전후의 심벌 사이의 위상차에 정보를 싣는 방식이다.

DPSK는 그림 8-6과 같이, 심벌 0에 대해서는 전후의 비트 구간에서의 정현파의 위상이 변하지 않으며, 심벌 1에 대해서는 180˚변한다. 실제로, 송신되는 정현파의 위상값은 0˚ 또는 180˚ 가 되기 때문에, 겉으로 보기에는 일반적인 PSK와 DPSK 신호 파형 사이에는 차이가 없으며, 따라서 스펙트럼 분포도 동일하다.

수신기는 수신되는 정현파 신호로부터 비트 구간 전후의 위상이 반전하고 있는가 아닌가 만을 알면 되므로, 현재 수신하고 있는 신호와 1비트 전 구간의 신호를 비교만 하면 된다. 비교는 각각의 신호를 서로 곱하고 저역 통과 필터를 통과한 후에 출력된 신호의 양과 음의 부호를 가지고 수행한다.

저역 통과 필터의 출력은 잡음이 없는 경우에 전후 심벌의 위상 차이에 따라 ±1의 값을 가지므로 영을 중심으로 대응이 되어, 수신 신호의 세기에 따른 임계 전압의 문제는 발생하지 않는다. 더구나, 수신기에는 국부 발진기를 필요로 하지 않으므로 구조가 간단하다.

DPSK용의 수신기(지연 검파 회로에 의한 수신)는 동기 검파 방식에서의 국부 발진기 대신에 1비트 전의 수신 신호를 사용한 것으로 생각할 수 있다. 다만 동기 검파에서는 국부 발진기에 잡음 성분이 포함되지 않지만 DPSK에서는 국부 발진기에 해당하는 신호에 1비트 전 부분의 잡음이 중첩되므로 그만큼 동기 검파보다 오류율 특성이 나빠진다.

4. 오류율 특성

디지털 전송에서는 통신 성능을 전송 시스템 전체에서의 오류율을 가지고 비교한다. 오류율이란 정보 전송 중에 발생하는 평균적인 오류의 발생 비율을 숫자로 나타낸 것으로, 당연히 오류율이 적은 전송 방식이 성능이 좋은 전송방식이라고 할 수 있다. 오류를 발생하게 하는 원인은 주로 전송로나 수신기 내부에서 발생하는 열잡음으로, 전송 데이터 열에 대하여 불규칙하게 오류를 발생시킨다. 이것을 랜덤 오류(random error)라고 한다. 이동 통신 등에서는 이와는 달리 시간적으로 집중하여 발생하는 오류도 있다. 이를 연집 오류(burst error)라고 하여 전자와 구별하고 있다.

열잡음은 수학적으로 취급이 용이하고 실제의 상황에 잘 일치하므로, 통신방식을 연구하는 경우에 잡음원으로 가정하는 경우가 많다. 열잡음 아래에서 전송 시스템의 오류율에는 일정한 관계가 있으며, 그 예를 그림 8-7에 나타내었다. 여기서, 신호와 잡음의 전력비를 가로축에, 오류율을 세로축에 나타내었으므로, 곡선이 왼쪽 아래에 있을수록 양호한 전송 시스템이라고 할 수 있다. 그리고 랜덤 오류에 속하는 것으로 특히 문제되는 것은 역시 전송 중에 유입되는 잡음에 의한 오류 발생이다. 이것은 혼신 전자파나 유도 임펄스에 의한 것으로 그 잡음의 스펙트럼과 강도에 따라 수신 데이터에 오류를 발생시킨다.

【참고】오류율(Error Rate):매체를 전송하는데 있어서 오류 정보의 량을 수신 정보의 량으로 나눈 값을 뜻한다. 아는 대상이 되는 정보의 단위가 비트인 경우 비트 오류율, 문자인 경우 문자 오류율, 그리고 블록인 경우는 블록 오류율이라고 한다.

그림에서 보면, 비교 범위 내에서는 PSK 신호(동기 검파 회로 사용)가 가장 양호한 전송 특성을 갖는 것을 알 수 있다. 이들 방식 사이에 오류율 특성에 차이가 발생하는 이유에 대해서는 참고문헌을 참조하기 바란다.

제 2 절 FSK MODEM Unit의 패널

FSK MODEM Unit(model U-2990C)의 패널 구성은 그림 8-8과 같다. 이 패널의 설계의 개요는 다음 각 항과 같다.

본 연구에서 FSK Modem을 실험장치로 설계하였으므로 복잡한 부가 회로들은 생략하였다. 따라서, FSK 송신부의 8-비트 데이터 입력은 수동으로 입력할 수 있도록 하였다. 회로에서 클록 속도를 Fast와 Slow에 선택할 수 있게 한 것은 병렬 데이터 입력을 직렬 데이터로 출력하는 P/S 변환의 동작을 시각적으로 확인해 볼 수 있도록 하기 위해서이다. 이 FSK Modem은 실험의 편의상 반송파 주파수를 2,400[Hz]/1,200[Hz]로 하였으며, 클록 주파수는 Fast 시 300[Hz], Slow시 6[Hz]로 설계하였다.

1. 데이터 입력과 P/S 변환기

P/S 변환 회로는 8-비트 병렬 데이터 입력을 FSK 변조를 위해서 직렬 데이터로 변환시켜 주는 회로이다. 이 회로는 클록 발생기와 8-비트 열로 변환을 위한 Start/Stop Bit 제어회로를 포함하고 있다. 즉, 1-비트씩 직렬 시프트를 시키기 위한 클록 신호와 8-비트로 된 1-워드의 구분을 위한 Load 신호에 따라 병렬 데이터를 직렬 데이터로 바꾸어 주고 있다. 그림 8-9에서 Dummy Bit는 데이터 연속 전송 시 수신 측에서 Start Bit 검출을 위해 삽입된다. 그리고 직렬 정렬된 데이터 신호와 Start/Stop Bit를 나타내고 있다.

회로에서 클록 발생기는 Fast/Slow로 선택할 수 있도록 하였으며 Slow로 했을 경우에는 데이터의 P/S 변환되는 과정을 시각적으로 확인할 수 있도록 시뮬레이션이 가능하다. 그리고 8개의 Data Input 단자는 외부 장치(예, A/D 변환기)로부터 8-비트의 디지털 입력을 연결할 수 있도록 한 것이다. 그렇지 않을 경우에는 8개의 스위치에 의해 수동으로 데이터를 입력할 수 있도록 하고 있다.

2. FSK 변조 회로

그림 8-10은 에지 트리거 D-플립플롭을 사용한 FSK 변조 회로이다. 회로에서 클록 주파수는 4,800[Hz]이며, 첫 번째 플립플롭에서 2,400[Hz]로, 그리고 두 번째 플립플롭에서 1,200[Hz]로 출력되게 하여 이를 각각 Mark와 Space(즉, 디지털 신호의 1과 0) 신호에 의해 제어되도록 하였다.

회로에서 점선 테두리 안에 있는 접점은 IC에 의한 아날로그 스위치로써 S1은 Mark, 그리고 I(Inverter) 다음의 S2는 Space Keying을 하게 된다. 여기서, S3은 입력이 없을 경우에 출력을 접지시켜 신호가 출력되지 않게 하였다.

회로에서 MODE 스위치를 Mark로 하게 되면 FSK는 ASK에서처럼 Mark 신호에서만 반송파 Keying이 있게 되고, Space에 하면 Space에서만 반송파 Keying이 되게 된다. 그러나, Normal 위치에서는 정상적인 FSK가 이루어진다.

3. FSK 복조 회로

그림 8-11은 FSK 복조기의 회로이다. 회로에서 C1은 DC를 저지하기 위한 결합 커패시터이며 I1및 I2는 반전기로 증폭과 리미터의 기능을 가지고 진폭 정형을 하는 회로이다. 또한, 회로에서 MMV1 및 MMV2는 재트리거 단안정 멀티바이브레이터로써 MMV1은 대략 420[㎲](1/T≒2,400[Hz])의 재트리거에 의해 2,400[Hz]가 입력될 경우 출력 Q를 High 상태로 한다. 그러나, 1,200[Hz]에서는 재트리거가 안되므로 출력 Q는 Low 상태로 된다.

MMV2의 재트리거 시정수는 850[㎲](1/T≒1,200[Hz])이므로 1,200[Hz]가 입력될 경우에MMV2 는 Low 상태가 된다. 따라서 2,400[Hz]는 Mark 신호를, 그리고 1,200[Hz]는 Space 신호를 출력하게 된다. 회로에서 M-Det 및 S-Det의 조정은 실험을 위해서 MMV1 및 MMV2의 재트리거 시정수를 약 ±20[% ]정도를 조정하도록 설계되었다.

4. Start/Stop Bit 검출기

그림 8-12는 FSK 변조된 디지털 신호에서 Start 및 Stop Bit를 검출하는 회로이다.

5. 직렬-병렬 변환기

그림 8-13은 직렬-병렬 변환기 회로를 나타낸다. 이 회로는 S/P 시프트 레비스터 IC인 74164를 사용하여 설계되었다. 송신측에서 FSK로 변조하여 보내온 정보는 복조기에서 디지털 신호로 검출은 되었지만, 이는 직렬 데이터 상태이므로 송신 입력 정보와 같이 수신되기 위해서는 이를 다시 병렬 데이터로 복원시켜 주어야 한다. 그리고 이때 S/P 변환은 송신기에서와 같은 순서로 워드 비트가 정렬되어야 한다. 따라서, 회로의 Load 신호는 어디까지 나 송신에서 데이터와 함께 보내오는 Start/Stop Bit를 검출, 이에 의해 Load 신호가 발생되도록 설계하였다.

제 3 절 FSK MODEM Unit의 회로도

FSK MODEM Unit(model U-2990C)의 설계 회로도는 그림 8-14와 같다.

제 4 절 FSK MODEM의 실험

【계측기 및 실험 Unit 준비】

1. Frequency Counter(10Hz∼10MHz) : 1대

2. Oscilloscope (20MHz, Dual Trace) : 1대

3. Experimental Unit (U-2990C)

4. Power Module (U-2990P)

1. 데이터 입력과 P/S 변환

가. 실험 목적

병렬 8-비트 데이터 입력을 1개의 전송 선로로 전송하기 위해 클록 신호와 함께 직렬 데이터로 출력하는 변환 과정을 이해한다.

나. 실험 절차

(1) Power Module Unit의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990C Unit의 DC 입력에 연결한다.

(2) 그림 8-15와 같이 오실로스코프의 Y-1 프로브를 TP-1에 ,Y-2 프로브를 TP-2에 각각 연결하고, CLOCK GEMERATOR의 FAST/SLOW 스위치를 FAST로 한다.

(3) DATA INPUT 스위치를 0∼3까지는 L(Low)로, 그리고 4∼7은 H(High)로 한 후 전원 스위치를 ON한다. 그리고 TP-2의 파형에 흐름이 생기지 않도록 오실로스코프의 수평축 시간을 조정하라.

(4) 클록 신호 출력(TP-1)을 기준으로 하여 그림 8-16에 TP-2 및 Load 단자에서 출력되는 파형을 그려라. 그리고 나타난 파형에서 데이터에 해당하는 비트와 Start/Stop Bit를 확인하여 본다.

(5) DATA INPUT 스위치를 0부터 7까지 차례로 움직여 보면서 각 비트의 위치를 확인해 본다.

(6) SHIFT 단자를 잠시 접지시키고 실험절차 (4)∼(5)를 행하면서 TP-2의 파형이 어떻게 다른지를 확인하고 그 이유를 말하라.

(7) 클록 스위치를 SLOW로 한 상태에서 실험절차 (5)를 실행한다. 이 때, Load 표시 LED와 Shift 표시 LED을 보면서 병렬-직렬 변환이 어떻게 이루어지는지를 설명하라.

(8) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

2. FSK 변조

가. 실험 목적

디지털 신호에 의한 FSK 변조 출력을 관찰한다.

나. 실험 절차

(1) Power Module Unit의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990C Unit의 DC 입력에 연결한다.

(2) 그림 8-17과 같이 오실로스코프를 P/S CONVERTER의 LOAD 신호에 의해 수평(시간)축을 Ext. Trigger 시킬 수 있게 한 후 Y-1 프로브를 FSK OUT 단자에 접속한다.

(3) DATA INPUT 스위치를 모두 아래로 내려 "L"로 한 후 전원 스위치를 ON한다. 그리고 오실로스코프의 화면에 FSK된 파형이 잘 나타나도록 조정한다.

(4) 주파수 카운터에 의해 M(Mark)과 S(Space) 주파수를 측정하고, 오실로스코프로 측정된 FSK OUT 단자의 파형에서 Mark와 Space를 확인하여라. 이때, 필요하면 DATA INPUT 스위치 0∼3까지를 위로(H) 올려놓고 실험한다.

(5) 클록 스위치를 SLOW로 하고 DATA INPUT 스위치를 모두"L"로 한 후 0 비트 스위치로부터 "H"로 하면서 비트 7까지 직렬 전송되는 것을 확인하라. 그리고 Start/Stop과 Data Bit를 확인하고 회로에서 Load 신호와 Shift 신호가 직렬 전송의 어떤 역할을 하는 지를 설명하여 보아라.

(6) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

3. FSK 복조

가. 실험 목적

FSK 수신에서 복조 과정을 이해한다.

나. 실험 절차

(1) Power Module Unit의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990C Unit의 DC 입력에 연결한다.

(2) 그림 8-18과 같이 Modem의 송신 출력과 수신 입력을 연결하고, 수신부의 TP-3으로부터 Start/Stop Bit 검출 신호가 연결되어 있는가 확인한다.

(3) 오실로스코프의 Ext. Trigger 입력을 송신 P/S 변환기의 Load로부터 연결하여 수평축을 제어하도록 하고, Y-1 프로브를 수신부 INPUT에, Y-2 프로브를 TP-3에 접속한다.

(4) 송신 클록 스위치를 FAST에 MODE 스위치를 NORMAL로 하고, 수신부의 M-Det 손잡이는 ±0 위치에 돌려놓는다. 그리고 DATA INPUT 스위치는 모두"L"로 내려놓는다.

(5) 전원 스위치를 ON하고 오실로스코프에 파형이 잘 나타나도록 조정한다. 그리고 송신부의 DATA INPUT 스위치를 0 비트로부터 7 비트까지 차례로 올리면서 송신의 병렬 데이터 입력과 수신의 복조된 병렬 데이터 값이 같은가 확인하라.

(6) MODE 스위치를 MARK와 SPACE에 각각 놓은 상태에서 실험절차 (4)를 행한다. 아울러 MARK 신호에서만 반송파 변조가 된 경우와 SPACE 신호에서만 반송파 변조된 경우의 복조 결과를 비교한다.

(7) MODE 스위치를 NORMAL에 두고, 송신 클록 스위치를 SLOW로 한다. 그리고 DATA INPUT 스위치에 의한 입력과 함께 시각적으로 P/S 변환, FSK 변조, FSK 복조의 과정을 확인한다.

(8) M-Det의 조정은 Mark 반송파 2,400[Hz]에 대해 대략 ±20[%] 범위에서 변화시킬 수 있다. S-Det는 "0" 위치로 하고, M-Det만을 (-) 및 (+) 방향으로 서서히 돌려보면서 실험절차 (4)를 행하여 복조가 정상으로 안 되는 위치가 있을 경우 이에 대하여 설명하여 보아라.

(9) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다.

4. 직렬-병렬 변환과 데이터 출력

가. 실험 목적

FSK 복조된 직렬 전송된 Start/Stop Bit 검출과 S/P 변환을 통해 원래의 정보로 복원하는 과정을 안다.

나. 실험 절차

(1) Power Module Unit의 전원 스위치를 OFF한 상태에서 DC 전원 출력을 연결 코드를 사용하여 U-2990C Unit의 DC 입력에 연결한다.

(2) 그림 8-18과 같이 Modem의 송신 출력과 수신 입력을 연결하고, 수신부의 TP-3으로부터 Start/Stop Bit 검출 신호가 연결되어 있는가 확인한다.

(3) 오실로스코프의 Ext. Trigger 입력을 송신 P/S 변환기의 Load로부터 연결하여 수평축을 제어하도록 하고, Y-1 프로브를 수신부 INPUT에 Y-2 프로브를 TP-3에 접속한다.

(4) 전원 스위치를 ON하고 송신 DATA INPUT 스위치에 의해 임의로 입력 데이터 값을 주면서 수신 출력 LED의 표시가 데이터 입력 값과 같은가 확인한다.

(5) 수신부의 TP-3에서 Start/Stop Bit Detector로의 연결을 잠시 제거시키고, 실험절차 (4)를 행한다. 그리고 정상적인 S/P 변환이 안 된다면 그 이유를 설명하라.

(6) 수신부 TP-3에서 Start/Stop Bit detector를 다시 연결시켜 놓고 송신부 클록 스위치를 SLOW로 한 상태에서 데이터 입력을 변경시키면서 P/S 변환에서 S/P변의 과정을 함께 확인한다.

(7) 지금까지의 실험에서 Modem의 중요 기능들에 대하여 설명해 보아라.

(8) 모든 전원 스위치를 OFF하고, 연결 코드를 제거한다. 그리고 장비들은 각각 보관장소에 두도록 한다.


제 9 장 결 론

본 과제의 최종목표는 "전자통신실험세트의 개발"이다.

최근 이동 통신 및 위성 통신이 각광을 받고 있으며, 그 기술 수준이 날로 발전을 거듭하고 있다. 이러한 현실에서 통신관련 산업에 근무할 산업 기술자 역시 상당히 많이 요구되고 있다. 이러한 산업적 요구에 따라 각 교육기관에서 통신 분야에 근무할 기술 인력을 양성하는데 주력하고 있다.

그러나, 각 교육 기관에는 통신 실험·실습을 위한 교육장비가 미흡한 실정에 있다. 그 이유는 국내에서 개발된 전자통신실험세트가 없으며, 통신 교육 장비의 대다수가 외국 제품으로 고가이기 때문에 교육기관의 장비 확보가 어렵기 때문이다. 이에 따라서 국산 통신실험세트의 개발의 필요성이 부각되었고, 본 연구과제를 수행하게 되는 동기가 되었다.

본 연구과제는 저렴한 가격, 고성능의 "전자통신실험세트"를 개발하게 되어 성공적으로 마쳤으며, 현재 제품 생산이 이루어졌다. 본 연구 결과의 파급 효과는 각 교육기관의 통신 실험·실습 교육에 기여함은 물론 해외 수출을 도모할 수 있게 되었다. 따라서, 각 교육기관에서 효율적인 통신 실험·실습을 기할 수 있어 우수한 기술 인력 양성이 가능하게 될 것이고, 체계적인 통신기술 교육으로 국제 경쟁력 강화될 것이다. 또한, 수천 만원 대를 넘는 외국산 실험 장비를 수백 만원대의 국산화 실험 장비로 대체하여 외화 유출을 방지함은 물론 고성능의 전자통신실험세트개발로 인한 수출이 가능하며 외화 유입에 지대한 영향을 초래할 것으로 기대된다.

끝으로, 계속적으로 통신에 관한 각종 실험세트를 개발하여 통신 교육의 체계화를 이루어야 할 것이며, 본 과제 연구 결과물은 그림 9-1과 같다.




참 고 문 헌

[1] Dennis Roddy and Jhon Coolen, "Electronic Communications", Prentice-Hall International, Inc., 1995.

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